JPS6389951A - キヤツシユメモリ装置 - Google Patents
キヤツシユメモリ装置Info
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- JPS6389951A JPS6389951A JP61236468A JP23646886A JPS6389951A JP S6389951 A JPS6389951 A JP S6389951A JP 61236468 A JP61236468 A JP 61236468A JP 23646886 A JP23646886 A JP 23646886A JP S6389951 A JPS6389951 A JP S6389951A
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- JP
- Japan
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- bank
- cache
- cache memory
- memory
- cpu
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＣＰＵ応用装置においてメモリアクセスの高
速化を図るキャッシュメモリ装置に関する。
速化を図るキャッシュメモリ装置に関する。
従来の技術
従来のキャッシュメモリ装置は、第３図１に示すように
、通常の動作状態では、ＣＰＵ ｌがら双方２ ヘ一／ 向バッファ２ａに対するコントロール信号ＣＣかハイレ
ベル、ＣＰＵ１から双方向ノくソファ２ｂＶｃ対スルコ
ントロール信号ＣＨがローレベルでアリ、双方向バッフ
ァ２ａがイネーブル状態、双方向ノくッファ２ｂがディ
スエーブル状態である。
、通常の動作状態では、ＣＰＵ ｌがら双方２ ヘ一／ 向バッファ２ａに対するコントロール信号ＣＣかハイレ
ベル、ＣＰＵ１から双方向ノくソファ２ｂＶｃ対スルコ
ントロール信号ＣＨがローレベルでアリ、双方向バッフ
ァ２ａがイネーブル状態、双方向ノくッファ２ｂがディ
スエーブル状態である。
したがって、キャッシュメモリ３にＭ続きれた。
データバスＤＢは、双方向ノ；ツファ２ａを介してＣＰ
Ｕ １に接続されてるとともに双方向ノ（ツファ２ｂに
接続された主メモリ４とは切り離されており、ＣＰＵ
１は双方向バッファ２ａを介してキャッシュメモリ３に
アクセスする。
Ｕ １に接続されてるとともに双方向ノ（ツファ２ｂに
接続された主メモリ４とは切り離されており、ＣＰＵ
１は双方向バッファ２ａを介してキャッシュメモリ３に
アクセスする。
他方、キャッシュミスが発生するとＣＰＵ１＆ｔ、キャ
ッシュメモリ３に対するアクセスを中断して双方向バッ
ファ２ｂに対ずろコントロール信号ＣＨをハイレベル、
双方向）＜ツファ２ａに対スるコントロール信号ＣＣ’
５’ ＯＶ ヘ／ｌ／ Ｋ ス；’；ｒ。
ッシュメモリ３に対するアクセスを中断して双方向バッ
ファ２ｂに対ずろコントロール信号ＣＨをハイレベル、
双方向）＜ツファ２ａに対スるコントロール信号ＣＣ’
５’ ＯＶ ヘ／ｌ／ Ｋ ス；’；ｒ。
したがって、キャッシュメモリ３からのデータバスＤＢ
は、ＣＰＵ １から切り離されて双方向ノくッファ２ｂ
を介して主メモリ４に接続され、メモリ転送制御回路５
が主メモリ４の必要なデータと３ ベージ キャッシュメモリ３の不用なデータとを交換する。
は、ＣＰＵ １から切り離されて双方向ノくッファ２ｂ
を介して主メモリ４に接続され、メモリ転送制御回路５
が主メモリ４の必要なデータと３ ベージ キャッシュメモリ３の不用なデータとを交換する。
データ交換が完了するとｃｐｕ ｉは、双方向バッファ
２ａに対するコントロール信号ＣＣをハイレベル、双方
向バッファ２ｂに対するコントロール信号ＣＨをローレ
ベルにし、キャッシュメモリ３に対するアクセスを再開
する。
２ａに対するコントロール信号ＣＣをハイレベル、双方
向バッファ２ｂに対するコントロール信号ＣＨをローレ
ベルにし、キャッシュメモリ３に対するアクセスを再開
する。
発明が解決しようとする問題点
しかしながら、かかる構成にあっては、キャッジ−ミス
が発生すると、主メモリ４の必要なデータとキャッシュ
メモリ３の不用なデータとの交換のために、ＣＰＵＩは
実行を中断しなければならず、したがってアクセス遅延
が生ずるという問題点がある。
が発生すると、主メモリ４の必要なデータとキャッシュ
メモリ３の不用なデータとの交換のために、ＣＰＵＩは
実行を中断しなければならず、したがってアクセス遅延
が生ずるという問題点がある。
本発明は上記問題点に鑑み、キャッシュミスが生じても
アクセス遅延が生ずることがないキャッシュメモリ装置
を提供することを目的とする。
アクセス遅延が生ずることがないキャッシュメモリ装置
を提供することを目的とする。
問題点を解決するための手段
本発明は上記問題点を解決するために、キャッシュメモ
リをバンク化するとともに、ＣＰＵがアクセスしている
バンクのキャッシュミスを予測し、キャッシュミスが発
生した場合にバンクを切り換えるようにしたことを特徴
とする。
リをバンク化するとともに、ＣＰＵがアクセスしている
バンクのキャッシュミスを予測し、キャッシュミスが発
生した場合にバンクを切り換えるようにしたことを特徴
とする。
作 用
本発明は上記構成により、ＣＰＵは現在アクセスしてい
るバンクにキャッシュミスが発生しても他のバンクにア
、クセスずろことができ、したがってアクセス遅延が生
ずることがない。
るバンクにキャッシュミスが発生しても他のバンクにア
、クセスずろことができ、したがってアクセス遅延が生
ずることがない。
実施例
以下、図面を参照して本発明の実施例を説明する。第１
図は、本発明に係るキャッシュメモリ装置の一実施例を
示すブロック図、第２図は、第１図のキャッシュミス予
測制御回路のより詳細なブロック図である。
図は、本発明に係るキャッシュメモリ装置の一実施例を
示すブロック図、第２図は、第１図のキャッシュミス予
測制御回路のより詳細なブロック図である。
第１図に１６いて、このキャッシュメモリ装置は、ＣＰ
Ｕｌ０と、主メモリ１１と、それぞれＣＰＵｌ０が主メ
モリ１１に対するアクセス時間を短縮するためのキャッ
シュメモリバンク１２ａ、１２ｂと、キャッシュミス発
生時に主メモリ１１の必要なデータとキャッシュメモリ
バンク１３ａ、１３ｂの不用なデータをそれぞれ一時記
憶する双方向バ５ ベージ ッファ１３ａ、１３ｂと、キャッシュミスが発生してい
ない通常状態でＣＰＵ１５とキャッシュメモリバンク１
２ａ、１２ｂとの間のデータをそれぞれ一時記憶する双
方向バッファ１４ａ、１４ｂと、ＣＰＵｌ０Ｋよりアク
セスされているキャッシュメモリバンク１２ｇ又は１２
ｂに対してキャッシュミス発生の予測を行い、その結果
を基に他方のアクセスされていないキャッシュメモリバ
ンク１２ｂ又は１２ａ内の不用なデータと主メモリ１１
内の必要なデータとの交換を行うキャッシュメモリ予測
制御回路１５より概略構成されている。
Ｕｌ０と、主メモリ１１と、それぞれＣＰＵｌ０が主メ
モリ１１に対するアクセス時間を短縮するためのキャッ
シュメモリバンク１２ａ、１２ｂと、キャッシュミス発
生時に主メモリ１１の必要なデータとキャッシュメモリ
バンク１３ａ、１３ｂの不用なデータをそれぞれ一時記
憶する双方向バ５ ベージ ッファ１３ａ、１３ｂと、キャッシュミスが発生してい
ない通常状態でＣＰＵ１５とキャッシュメモリバンク１
２ａ、１２ｂとの間のデータをそれぞれ一時記憶する双
方向バッファ１４ａ、１４ｂと、ＣＰＵｌ０Ｋよりアク
セスされているキャッシュメモリバンク１２ｇ又は１２
ｂに対してキャッシュミス発生の予測を行い、その結果
を基に他方のアクセスされていないキャッシュメモリバ
ンク１２ｂ又は１２ａ内の不用なデータと主メモリ１１
内の必要なデータとの交換を行うキャッシュメモリ予測
制御回路１５より概略構成されている。
キャッシュメモリ予測制御回路１５は第２図に示すよう
に、過去の分岐命令により分岐したときの最新の分岐命
令のアドレスと分岐先のアドレスとが記憶された分岐予
測テーブル１５ａと、主メモリ１１のどのデータがキャ
ッシュメモリバンク１２ａ、１２ｂ内に記憶されている
かを示すアドレス範囲が記憶されたキャッジ−アドレス
テーブル１５ｂと、分岐予測テーブル１５ａのデータと
キャッシュアドレステーブル１５ｂのデータとを比６
ペー〉′ 較し、分岐予測アドレスを出力する比較器１５ｃと、比
較器１５ｃがらの分岐予測アドレス如より主メモリ１１
のデータをキャッシュメモリバンク１２ａ、１２ｂに転
送するメモリ転送制御回路１５ｄより構成されている。
に、過去の分岐命令により分岐したときの最新の分岐命
令のアドレスと分岐先のアドレスとが記憶された分岐予
測テーブル１５ａと、主メモリ１１のどのデータがキャ
ッシュメモリバンク１２ａ、１２ｂ内に記憶されている
かを示すアドレス範囲が記憶されたキャッジ−アドレス
テーブル１５ｂと、分岐予測テーブル１５ａのデータと
キャッシュアドレステーブル１５ｂのデータとを比６
ペー〉′ 較し、分岐予測アドレスを出力する比較器１５ｃと、比
較器１５ｃがらの分岐予測アドレス如より主メモリ１１
のデータをキャッシュメモリバンク１２ａ、１２ｂに転
送するメモリ転送制御回路１５ｄより構成されている。
上記構成に係る実施例の動作を、ＣＰＵｌ０がキャッシ
ュメモリバンク１２ａをアクセスしている場合について
説明する。
ュメモリバンク１２ａをアクセスしている場合について
説明する。
この場合、ＣＰＵｌ０は、ローレベルのコントロール信
号ＣＭ ａ及びｃｃｂをそれぞれ双方向バッファ１３ａ
及び１４ｂに出力し、またハイレベルのコントロール信
号ＣＭｂ及びＣＣａをそれぞれ双方向バッファ１３ｂ及
び１４ａに用カしており、したがって、キャッシュメモ
リバンク１２ａのデータバスＤＢａは主メモリ１１がら
切り離されて双方向バッファ１４ａを介してＣＰＵｌ０
Ｋ接続され、他方、キャッシュメモリバンク１２ｂのデ
ータバスＤＢｂはＣＰＵｌ０がら切り前されて双方向バ
ッファ１３ｂを介して主メモリＩＩＫ接続されている。
号ＣＭ ａ及びｃｃｂをそれぞれ双方向バッファ１３ａ
及び１４ｂに出力し、またハイレベルのコントロール信
号ＣＭｂ及びＣＣａをそれぞれ双方向バッファ１３ｂ及
び１４ａに用カしており、したがって、キャッシュメモ
リバンク１２ａのデータバスＤＢａは主メモリ１１がら
切り離されて双方向バッファ１４ａを介してＣＰＵｌ０
Ｋ接続され、他方、キャッシュメモリバンク１２ｂのデ
ータバスＤＢｂはＣＰＵｌ０がら切り前されて双方向バ
ッファ１３ｂを介して主メモリＩＩＫ接続されている。
７ ベージ
上記動作において、キャッシュミス予測制御回路】５の
分岐予測テーブル１５ａには、前述したように過去に分
岐命令が実行されたときに分岐したアドレスとその分岐
命令のあったアドレスの最新情報が記録されている。し
たがって、キャッシュミス予測制御回路１５は、次に同
一の分岐命令が実行されたときに同方向に分岐する確率
が高いために、分岐命令の分岐先を分岐予測テーブル１
５ａに記録された分岐先に分岐すると予測する。
分岐予測テーブル１５ａには、前述したように過去に分
岐命令が実行されたときに分岐したアドレスとその分岐
命令のあったアドレスの最新情報が記録されている。し
たがって、キャッシュミス予測制御回路１５は、次に同
一の分岐命令が実行されたときに同方向に分岐する確率
が高いために、分岐命令の分岐先を分岐予測テーブル１
５ａに記録された分岐先に分岐すると予測する。
すなわち、比較器１５ｅは、分岐予測テーブル１５ａの
分岐命令アドレスとキャッシュアドレステーブル１５ｂ
のアドレス範囲を比較することにより、分岐命令がキャ
ッシュメモリバンク１２ａに記憶されているかどうかを
検出する。分岐命令がキャッシュメモリバンク１２ａに
記憶されている場合には、その中で最小アドレスの分岐
命令に対して、対応する分岐先のアドレスとキャッシュ
アドレステーブル１５ｂのアドレス範囲とを比較する。
分岐命令アドレスとキャッシュアドレステーブル１５ｂ
のアドレス範囲を比較することにより、分岐命令がキャ
ッシュメモリバンク１２ａに記憶されているかどうかを
検出する。分岐命令がキャッシュメモリバンク１２ａに
記憶されている場合には、その中で最小アドレスの分岐
命令に対して、対応する分岐先のアドレスとキャッシュ
アドレステーブル１５ｂのアドレス範囲とを比較する。
分岐先のアドレスがキャッシュアドレステーブル１５ｂ
のアドレス範囲内にない場合には、分岐命令により分岐
が生ずるとキャッシュミスが発生するために、比較器１
５ｅは分岐先アドレスをメモリ転送制御回路１５ｄに出
力する。
のアドレス範囲内にない場合には、分岐命令により分岐
が生ずるとキャッシュミスが発生するために、比較器１
５ｅは分岐先アドレスをメモリ転送制御回路１５ｄに出
力する。
他方、分岐先のアドレスがキャッシュアドレステーブル
１５ｂのアドレス範囲内にある場合には、分岐命令によ
り分岐が生じてもキャッシュミスが発生しないと予測し
、次の最小アドレスの分岐命令に対して同様の比較を行
う。
１５ｂのアドレス範囲内にある場合には、分岐命令によ
り分岐が生じてもキャッシュミスが発生しないと予測し
、次の最小アドレスの分岐命令に対して同様の比較を行
う。
比較対象となる全ての分岐命令に対してキャッシュミス
がないことを予測するか、或いは比較対象となる分岐命
令がキャッジ−アドレステーブル１５ｂのアドレス範囲
内に存在しない場合には、キャッシュメモリバンク１２
ａの最終アドレスの次のアドレスをメモリ転送制御回路
１５ｄに出力する。
がないことを予測するか、或いは比較対象となる分岐命
令がキャッジ−アドレステーブル１５ｂのアドレス範囲
内に存在しない場合には、キャッシュメモリバンク１２
ａの最終アドレスの次のアドレスをメモリ転送制御回路
１５ｄに出力する。
メモリ転送制御回路１５ｄは比較器１５ｅからのアドレ
スにより主メモリ１１からそのアドレス以降のデータを
現在未使用のキャッシュメモリバンク１２ｂに出力する
。
スにより主メモリ１１からそのアドレス以降のデータを
現在未使用のキャッシュメモリバンク１２ｂに出力する
。
９ ベージ
ＣＰＵｌ０は、キャッシュメモリバンク１２ａに対する
キャッシュミスが発生するとアクセスを中断し、ハイレ
ベルのコントロール信号ＣＭａ及びｃｃｂをそれぞれ双
方向バッファ１３ａ及び１４ｂに出力し、またローレベ
ルのコントロール信号ＣＭｂ及びＣＣａをそれぞれ双方
向バッファ１３ｂ及び１４ａに出力する。
キャッシュミスが発生するとアクセスを中断し、ハイレ
ベルのコントロール信号ＣＭａ及びｃｃｂをそれぞれ双
方向バッファ１３ａ及び１４ｂに出力し、またローレベ
ルのコントロール信号ＣＭｂ及びＣＣａをそれぞれ双方
向バッファ１３ｂ及び１４ａに出力する。
したがって、キャッシュメモリバンク１２ｂのデータバ
スＤＢｂは主メモリ１１から切り離されて双方向バッフ
ァ１４ｂを介してＣＰＵ １０に接続され、他方、キャ
ッシュメモリバンク１２ａのデータバスＤＢａはＣＰＵ
ｌ０から切り離されて双方向バッファ１３ａを介して主
メモリ１１に接続され、ＣＰＵｌ０はキャッシュメモリ
バンク１２ｂに対してアクセスする。
スＤＢｂは主メモリ１１から切り離されて双方向バッフ
ァ１４ｂを介してＣＰＵ １０に接続され、他方、キャ
ッシュメモリバンク１２ａのデータバスＤＢａはＣＰＵ
ｌ０から切り離されて双方向バッファ１３ａを介して主
メモリ１１に接続され、ＣＰＵｌ０はキャッシュメモリ
バンク１２ｂに対してアクセスする。
以下同様に、キャッシュメモリバンク１２ｂに対するキ
ャッジ−ミスを予測し、キャッジ−ミスが発生するとキ
ャッシュメモリバンク１２ａに切り換えろ。
ャッジ−ミスを予測し、キャッジ−ミスが発生するとキ
ャッシュメモリバンク１２ａに切り換えろ。
以上説明したように、上記実施例では、キャラ１０ べ
−７ シュミス予測制御回路１５がキャッシュミスの発生を予
測して、キャッシュメモリバンク１２ａ、１２ｂを切り
換えるので、ＣＰＵｌ０の実行が中断することがない。
−７ シュミス予測制御回路１５がキャッシュミスの発生を予
測して、キャッシュメモリバンク１２ａ、１２ｂを切り
換えるので、ＣＰＵｌ０の実行が中断することがない。
尚、上記実施例では、キャッシュメモリを２バンク化し
た場合について説明したが、その他任意の複数の数にバ
ンク化してもよい。
た場合について説明したが、その他任意の複数の数にバ
ンク化してもよい。
また、キャッシュミスの予測確率が篩くなるにつれてキ
ャッシュミス発生によろＣＰＵｌ０のアクセス遅延をよ
り減少することができろが、上記構成に係るキャッジ−
ミス予測制御回路１５は一例であり、限定されるもので
はない。
ャッシュミス発生によろＣＰＵｌ０のアクセス遅延をよ
り減少することができろが、上記構成に係るキャッジ−
ミス予測制御回路１５は一例であり、限定されるもので
はない。
発明の詳細
な説明したように、本発明は、キャッシュメモリをバン
ク化するとともに、ＣＰＵがアクセスしているバンクの
キャッシーミスヲ予ｉ１＋１１ Ｌ、キャッシュミスが
発生した場合にバンクを切り換えるようにしたので、Ｃ
ＰＵは現在アクセスしているバンクにキャッシュミスが
発生しても他のバンクにアクセスすることができ、した
がってアクセス１１ ページ 遅延が生ずることがない。
ク化するとともに、ＣＰＵがアクセスしているバンクの
キャッシーミスヲ予ｉ１＋１１ Ｌ、キャッシュミスが
発生した場合にバンクを切り換えるようにしたので、Ｃ
ＰＵは現在アクセスしているバンクにキャッシュミスが
発生しても他のバンクにアクセスすることができ、した
がってアクセス１１ ページ 遅延が生ずることがない。
第１図は、本発明に係るキャッシュメモリ装置の一実施
例を示すブロック図、第２図は、第１図のキャッジ−ミ
ス予測制御回路のより詳細なブロック図、第３図は、従
来例を示すブロック図である。 １０・ ＣＰＵ、１１ ・・・主メモリ、１２ａ、１２
ｂ・・・キャッシュメモリバンク、１３ａ、１３ｂ−１
４ａ。 １４ｂ・・・双方向バッファ、１５・・・キャッシュミ
ス予測制御回路、１５ａ・・・分岐予測テーブル、１５
ｂ・・・キャッシュアドレステーブル、１５’ｃ・・・
比較器１５ｄ・・・メモＩＪ ｋ送制御回路。 代理人の氏名 弁理士 中 尾 敏 男 はか１名第１
図
例を示すブロック図、第２図は、第１図のキャッジ−ミ
ス予測制御回路のより詳細なブロック図、第３図は、従
来例を示すブロック図である。 １０・ ＣＰＵ、１１ ・・・主メモリ、１２ａ、１２
ｂ・・・キャッシュメモリバンク、１３ａ、１３ｂ−１
４ａ。 １４ｂ・・・双方向バッファ、１５・・・キャッシュミ
ス予測制御回路、１５ａ・・・分岐予測テーブル、１５
ｂ・・・キャッシュアドレステーブル、１５’ｃ・・・
比較器１５ｄ・・・メモＩＪ ｋ送制御回路。 代理人の氏名 弁理士 中 尾 敏 男 はか１名第１
図
Claims (1)
- 複数の数にバンク化されたキャッシュメモリと、ＣＰＵ
がアクセスしているバンクに対するキャッシュミスを予
測し、キャッシュミス発生を予測した場合に主メモリの
データとＣＰＵによりアクセスされていないバンクのデ
ータとを交換する手段とを有し、キャッシュミスが発生
した場合にバンクを切り替えることを特徴とするキャッ
シュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236468A JPS6389951A (ja) | 1986-10-03 | 1986-10-03 | キヤツシユメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236468A JPS6389951A (ja) | 1986-10-03 | 1986-10-03 | キヤツシユメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6389951A true JPS6389951A (ja) | 1988-04-20 |
Family
ID=17001189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61236468A Pending JPS6389951A (ja) | 1986-10-03 | 1986-10-03 | キヤツシユメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6389951A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0895857A (ja) * | 1994-09-29 | 1996-04-12 | Shikoku Nippon Denki Software Kk | 入出力キャッシュ |
| JPH08166905A (ja) * | 1994-12-12 | 1996-06-25 | Nec Corp | キャッシュメモリ制御方法 |
-
1986
- 1986-10-03 JP JP61236468A patent/JPS6389951A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0895857A (ja) * | 1994-09-29 | 1996-04-12 | Shikoku Nippon Denki Software Kk | 入出力キャッシュ |
| JPH08166905A (ja) * | 1994-12-12 | 1996-06-25 | Nec Corp | キャッシュメモリ制御方法 |
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