JPS6393158A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPS6393158A JPS6393158A JP61238385A JP23838586A JPS6393158A JP S6393158 A JPS6393158 A JP S6393158A JP 61238385 A JP61238385 A JP 61238385A JP 23838586 A JP23838586 A JP 23838586A JP S6393158 A JPS6393158 A JP S6393158A
- Authority
- JP
- Japan
- Prior art keywords
- floating
- junction
- dart
- floating gate
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は浮遊ダートに電子を蓄えることにょ）清報を記
憶し、該情報を電気的に消去可能な不揮発性半導体記憶
装置に関する。
憶し、該情報を電気的に消去可能な不揮発性半導体記憶
装置に関する。
（従来の技術）
従来、電気的に消去を行なう不揮発性半導体記憶装置で
典型的なものＫは、第５図ないし第７図のようなものが
ある。
典型的なものＫは、第５図ないし第７図のようなものが
ある。
第５図（１９８１Ｐｒｏｃｅｅｄｉｎｇ ｏｆ Ｉｎｔ
ｅｒｎａｔｉｏｎａｌＲｅｌｌａｂｌ ｌ ｉｔｙ Ｐ
ｈｙｓｉｃｓ Ｐ、 １１〜１６参考）（っまシ国際信
頼性物理シンポジウム会報）において、１はソース、２
はドレイン、３は浮遊ダート、４は制！ゲート、５はダ
ート酸化膜、６はトンネル酸化膜である。この構造では
、浮遊）ｙ”−トｓに蓄えられた電子を電気的に抜くた
めに、制御ダート４を接地し、ドレイン２に高い正の電
圧を印加してトンネル酸化膜６を電子が流れるようにし
ている。この場合電子がトンネル酸化膜を通シ抜ける仕
゛組みはファウラー・ノルドハイムトンネリング（Ｆ−
Ｎ・トンネリング）である。
ｅｒｎａｔｉｏｎａｌＲｅｌｌａｂｌ ｌ ｉｔｙ Ｐ
ｈｙｓｉｃｓ Ｐ、 １１〜１６参考）（っまシ国際信
頼性物理シンポジウム会報）において、１はソース、２
はドレイン、３は浮遊ダート、４は制！ゲート、５はダ
ート酸化膜、６はトンネル酸化膜である。この構造では
、浮遊）ｙ”−トｓに蓄えられた電子を電気的に抜くた
めに、制御ダート４を接地し、ドレイン２に高い正の電
圧を印加してトンネル酸化膜６を電子が流れるようにし
ている。この場合電子がトンネル酸化膜を通シ抜ける仕
゛組みはファウラー・ノルドハイムトンネリング（Ｆ−
Ｎ・トンネリング）である。
第６図（Ｔｅｃｈｎｉｃａｌ ｄｌｇｅｓｔ ｏｆ Ｉ
ＥＤＭ １９８４Ｐ、４８０〜４８３参考）（つまシ国
際電子素子会誌の予稿集）において１１は１層目ポリシ
リコン。
ＥＤＭ １９８４Ｐ、４８０〜４８３参考）（つまシ国
際電子素子会誌の予稿集）において１１は１層目ポリシ
リコン。
１２は浮遊ダート、１３は消去グー）、Ｊ（は浮遊ゲー
トポリシリコン上面の凹凸である。この構造では、浮遊
ダート１２に蓄えられた電子を電気的に抜くためには、
１層目のポリシリコン１１ｆ。
トポリシリコン上面の凹凸である。この構造では、浮遊
ダート１２に蓄えられた電子を電気的に抜くためには、
１層目のポリシリコン１１ｆ。
接地し、消去ｆ−１−１３ＶＣ高い正の電圧を印加する
ことＫより、浮遊ダート１２から消去ゲート１３へ電子
がフ１ウラ−・ノルドノ−イムトンネリングを起こすよ
うにしている。この構造の場合は浮遊ｒ−トポリシリコ
ンの上面の凹凸１４が電界の局所的な増加をもたらし、
電子のトンネリングを増進しているのが特徴である。
ことＫより、浮遊ダート１２から消去ゲート１３へ電子
がフ１ウラ−・ノルドノ−イムトンネリングを起こすよ
うにしている。この構造の場合は浮遊ｒ−トポリシリコ
ンの上面の凹凸１４が電界の局所的な増加をもたらし、
電子のトンネリングを増進しているのが特徴である。
第７図（Ｔｅｃｈｎｉｃａｌ ｄＩｇｅｓｔ ｏｆ Ｉ
Ｂ Ｄ Ｍ１９８５ Ｐ、６１６〜６１９）におい
て、２１はソース、２２はドレイン、２３は浮遊ｒ−ト
。
Ｂ Ｄ Ｍ１９８５ Ｐ、６１６〜６１９）におい
て、２１はソース、２２はドレイン、２３は浮遊ｒ−ト
。
２４は消去ダートを兼ねた制御ｆ−ト、２５は基板であ
る。この構造では、浮遊ｒ−ト２３に蓄えられた電子を
電気的に抜くためにソース２１．ドレイン２２．基板２
５を接地し、消去ダートを兼ねた制御ゲート２４に高い
正の電圧を印加することＫよシ、浮遊ｒ−ト２３から消
去ｒ−ト２４へ電子がフ１ウラ−・ノルドハイムトンネ
リングを起こす。
る。この構造では、浮遊ｒ−ト２３に蓄えられた電子を
電気的に抜くためにソース２１．ドレイン２２．基板２
５を接地し、消去ダートを兼ねた制御ゲート２４に高い
正の電圧を印加することＫよシ、浮遊ｒ−ト２３から消
去ｒ−ト２４へ電子がフ１ウラ−・ノルドハイムトンネ
リングを起こす。
（発明が解決しようとする問題点）
以上の３例とも、電気的に電子を抜くために電子のフ１
ウラ−・ノルドハイムトンネリング（参考、 Ｊｏｕｒ
ｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｌｃｓ Ｖｏ
１４０゜Ｐ、２７８〜２８３ （１９６９））を用いて
いるが、このメカニズムで電子が二酸化シリコンを流れ
るためには、かな）大きな電界を加えなければならない
。（６〜７ＭＶ／ｃ７！Ｌ以上）このため第５図の例で
は非常に薄いトンネル用の二酸化シリコン膜を形成する
が、非常に薄い二酸化シリコン膜は形成が困難で信頼性
にも問題がある。
ウラ−・ノルドハイムトンネリング（参考、 Ｊｏｕｒ
ｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｌｃｓ Ｖｏ
１４０゜Ｐ、２７８〜２８３ （１９６９））を用いて
いるが、このメカニズムで電子が二酸化シリコンを流れ
るためには、かな）大きな電界を加えなければならない
。（６〜７ＭＶ／ｃ７！Ｌ以上）このため第５図の例で
は非常に薄いトンネル用の二酸化シリコン膜を形成する
が、非常に薄い二酸化シリコン膜は形成が困難で信頼性
にも問題がある。
電子のトンネリングが起きるために印加しなければなら
ない電界（電圧）を低減するために、第６図、第７図の
例では浮遊ダートポリシリコン上面の凹凸による電界の
局所的な増加を用いている。
ない電界（電圧）を低減するために、第６図、第７図の
例では浮遊ダートポリシリコン上面の凹凸による電界の
局所的な増加を用いている。
これ以外にも、シリコンを多く含む二酸化シリコンを浮
遊ダートの間の絶縁膜に用いることによってもトンネリ
ングに必要な電界を下げることができる。（参考、 Ｊ
ｏｕｒｎａｌ ｏｆ ＡｐｐｌＩｅｄ Ｐｈｙｓｌｃｓ
５．４ 、Ｐ ５８０１〜５８２７ （１９８３））し
かし、上の２つの方法は浮遊ｒ−）Ｋ蓄えられている電
子の保持を悪くする（情報を消したくない場合に情報が
消えやすい）傾向があるので、ポリシリコン上面の凹凸
の程度や二酸化シリコン中の余分のシリコンの量のコン
トロールが微妙になるという欠点がある。
遊ダートの間の絶縁膜に用いることによってもトンネリ
ングに必要な電界を下げることができる。（参考、 Ｊ
ｏｕｒｎａｌ ｏｆ ＡｐｐｌＩｅｄ Ｐｈｙｓｌｃｓ
５．４ 、Ｐ ５８０１〜５８２７ （１９８３））し
かし、上の２つの方法は浮遊ｒ−）Ｋ蓄えられている電
子の保持を悪くする（情報を消したくない場合に情報が
消えやすい）傾向があるので、ポリシリコン上面の凹凸
の程度や二酸化シリコン中の余分のシリコンの量のコン
トロールが微妙になるという欠点がある。
本発明は上記実情に鑑みてなされたもので、高電界を印
加しないでも浮遊ダートに蓄えられた電子を抜くことが
でき、信頼性が向上する不揮発性半導体記憶装置を提供
することを目的とする。
加しないでも浮遊ダートに蓄えられた電子を抜くことが
でき、信頼性が向上する不揮発性半導体記憶装置を提供
することを目的とする。
（問題点を解決するための手段と作用）本発明は、浮遊
ゲートＫよ！ｌｌ情報を記憶する不揮発生半導体記憶装
置において、浮遊ダート内ＫＰＮ接合を形成し、容量に
よる結合でこのＰＮ接合の電位をコントロールしシ シ てアバランノエプレークダウンを起こし、それにより生
じたホットキャリアを浮遊ダートの外へ引き抜くことに
より消去を行彦うようＫしたものである。
ゲートＫよ！ｌｌ情報を記憶する不揮発生半導体記憶装
置において、浮遊ダート内ＫＰＮ接合を形成し、容量に
よる結合でこのＰＮ接合の電位をコントロールしシ シ てアバランノエプレークダウンを起こし、それにより生
じたホットキャリアを浮遊ダートの外へ引き抜くことに
より消去を行彦うようＫしたものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。はじ
めに、二酸化シリコン中を電子が伝導ランシェ注入は低
電界でも伝導が非常に起こ夛やすく、抵抗のオーダが何
桁も異なることは知られており、電界による抵抗率を比
較したものを第４図に引用しておく。（引用文献 Ｈ，
Ｃ，Ｃｏｒｄ ａｎｄＭ、ｉＪ３１ｍａｓｒｙ ｒｐｕ
ｒｃ口ａｎａｌ Ｍｏｄｅｌｌｉｎｇ ｏｆ Ｎｏｎ−
Ｖｏｌａｔｌｌｅ ＭＯＳ ｍｅｍｏｒｙ ｄｅｖｉｃ
ｅｓ Ｊ ５ｏｌｉｄ−８ｔａｔｅＥｌｅｃｔｒｏｎｉ
ｃｓ Ｖｏｌ １９ Ｐ、８６３〜８７０ （１９７６
） ）第１図は本実施例の断面図、第２図は第１図の■
−…線に沿う断面図である。図中３１は浮遊ダートのＮ
型部、３２は浮遊ダート上の１番目の制御ダート、３３
は基板、３４は浮遊ダートのＰ型部、３５はゲート側方
の２番目の制御ｙ−）１゜３６はソース層、３７はドレ
イン層、３８は絶縁膜でらシ、この構成の特徴は、浮遊
ダートにＰＮ接合を設けた点である。
めに、二酸化シリコン中を電子が伝導ランシェ注入は低
電界でも伝導が非常に起こ夛やすく、抵抗のオーダが何
桁も異なることは知られており、電界による抵抗率を比
較したものを第４図に引用しておく。（引用文献 Ｈ，
Ｃ，Ｃｏｒｄ ａｎｄＭ、ｉＪ３１ｍａｓｒｙ ｒｐｕ
ｒｃ口ａｎａｌ Ｍｏｄｅｌｌｉｎｇ ｏｆ Ｎｏｎ−
Ｖｏｌａｔｌｌｅ ＭＯＳ ｍｅｍｏｒｙ ｄｅｖｉｃ
ｅｓ Ｊ ５ｏｌｉｄ−８ｔａｔｅＥｌｅｃｔｒｏｎｉ
ｃｓ Ｖｏｌ １９ Ｐ、８６３〜８７０ （１９７６
） ）第１図は本実施例の断面図、第２図は第１図の■
−…線に沿う断面図である。図中３１は浮遊ダートのＮ
型部、３２は浮遊ダート上の１番目の制御ダート、３３
は基板、３４は浮遊ダートのＰ型部、３５はゲート側方
の２番目の制御ｙ−）１゜３６はソース層、３７はドレ
イン層、３８は絶縁膜でらシ、この構成の特徴は、浮遊
ダートにＰＮ接合を設けた点である。
第１図、第２図において「書き込み」の場合は、ソース
３６と基板３３を接地し、制御ゲート３２と２番目の制
ｗＵダート３５とドレイン３７に正の高［王を印加し、
第２図に見られるＮチャネルＭＯ８型トランジスタのド
レインアバランシェ現象により生じたホットキャリアを
、浮遊グー）Ｋ注入を行なう点で従来例と同様である。
３６と基板３３を接地し、制御ゲート３２と２番目の制
ｗＵダート３５とドレイン３７に正の高［王を印加し、
第２図に見られるＮチャネルＭＯ８型トランジスタのド
レインアバランシェ現象により生じたホットキャリアを
、浮遊グー）Ｋ注入を行なう点で従来例と同様である。
「消去」の場合は制御グー）３２に正の高電圧Ｖ、を印
加し２番目−の制御ｒ −） ３５を接地しておく。こ
の時、浮遊ゲートのＮ型部３１とＰ型部３４の電位がど
のようになるかを第３図をもとに考えてみる。ここでＶ
、は制御ダート３２に印加した電圧１ ■ＳＤＢはソー
ス３６．基板３３．ドレイン３７の電位だが、計算の簡
略化のためＯｖとする。Ｃｔ−ｔは浮遊ダートのＮ型部
３１と制御ダート３２間の容ｆｆｉ ＝ Ｃｔ−ｈは浮
遊ダートのＰＮ接合容８．Ｃ４−５は浮遊ダートのＰ型
部３４と第２の制御ダート３５間の容量、Ｃｌ−８ＤＢ
は浮遊ｒ−トとソース、ドレイン、基板の間容量とする
。浮遊ダートのＰ型部３４と制ｍｉｌ？”−）ｓｘ間の
容量はオーバーラツプが非常に小さいので無視する。制
御ｒ−ト３２と第２の制御ダート３５間の容量は層間膜
厚が厚いので無視する。簡単のため浮遊ダートの持つ電
荷を０とする。
加し２番目−の制御ｒ −） ３５を接地しておく。こ
の時、浮遊ゲートのＮ型部３１とＰ型部３４の電位がど
のようになるかを第３図をもとに考えてみる。ここでＶ
、は制御ダート３２に印加した電圧１ ■ＳＤＢはソー
ス３６．基板３３．ドレイン３７の電位だが、計算の簡
略化のためＯｖとする。Ｃｔ−ｔは浮遊ダートのＮ型部
３１と制御ダート３２間の容ｆｆｉ ＝ Ｃｔ−ｈは浮
遊ダートのＰＮ接合容８．Ｃ４−５は浮遊ダートのＰ型
部３４と第２の制御ダート３５間の容量、Ｃｌ−８ＤＢ
は浮遊ｒ−トとソース、ドレイン、基板の間容量とする
。浮遊ダートのＰ型部３４と制ｍｉｌ？”−）ｓｘ間の
容量はオーバーラツプが非常に小さいので無視する。制
御ｒ−ト３２と第２の制御ダート３５間の容量は層間膜
厚が厚いので無視する。簡単のため浮遊ダートの持つ電
荷を０とする。
浮遊ダートのＮ型部３１の電位ｖ８は
ただしく１）弐においてにとなるためＫは、セルの条件
゛をＣ１−４＜＜ Ｃｔ−＊ ｓ Ｃ１−４＜（Ｃま
−、とする。また浮遊ダートのＰ型部３４の電位ｖ４は
、ｚＯ・・・・・・・・・・・・・・・・・・・・・・
・・（２）ただしく２）式においてたとなるためには、
セルの条件をＣ１一番＜＜Ｃ４−１とし、浮遊ダートの
ＰＮ接合にはおよそ の電位差が印加されることになる。通常Ｃ！−１はＣｌ
−８ＢＤ の数倍の値をとるので、ＰＮ接合にはｖｌの
大部分が加わる。よってＰＮ接合のブレークダウンを生
じさせることは不純物の度を調整することＫよシ十分可
能である。−担プレークダウンを生ずると０１−４はシ
ョートされた状態になり、浮遊ゲートの電位ｖ′は、Ｐ
Ｎ接合のブレークダウン電圧が充分低いとすれば、 に落ちつく。この時までにアバランシェで生じた電荷は
正、負おのおの Ｑ”Ｃ４−１（Ｖ”−Ｖ４） トナルｏ Ｃｔ−ｘ＝ Ｃ４−１＞ Ｃ１−５ＤＢ
Ｊ： ’） Ｑ＝Ｃ鵞−ｔ・ｖ、／２のオーダである。
゛をＣ１−４＜＜ Ｃｔ−＊ ｓ Ｃ１−４＜（Ｃま
−、とする。また浮遊ダートのＰ型部３４の電位ｖ４は
、ｚＯ・・・・・・・・・・・・・・・・・・・・・・
・・（２）ただしく２）式においてたとなるためには、
セルの条件をＣ１一番＜＜Ｃ４−１とし、浮遊ダートの
ＰＮ接合にはおよそ の電位差が印加されることになる。通常Ｃ！−１はＣｌ
−８ＢＤ の数倍の値をとるので、ＰＮ接合にはｖｌの
大部分が加わる。よってＰＮ接合のブレークダウンを生
じさせることは不純物の度を調整することＫよシ十分可
能である。−担プレークダウンを生ずると０１−４はシ
ョートされた状態になり、浮遊ゲートの電位ｖ′は、Ｐ
Ｎ接合のブレークダウン電圧が充分低いとすれば、 に落ちつく。この時までにアバランシェで生じた電荷は
正、負おのおの Ｑ”Ｃ４−１（Ｖ”−Ｖ４） トナルｏ Ｃｔ−ｘ＝ Ｃ４−１＞ Ｃ１−５ＤＢ
Ｊ： ’） Ｑ＝Ｃ鵞−ｔ・ｖ、／２のオーダである。
アパランシェブレークダウンで生じたホットエレクトロ
ンのわずかな部分が制御１ｌｌＩダートへ抜けるので、
制御ｅ−）３２と第２の制御ゲート３５をまとめてダー
トと見なしたＭＯＳ ）ランジスタのしきい値電圧を十
分大きく変動させるためには高′ｆ！Ｌ田の印加と切断
をくり返してアパランシェブレークダウンを繰り返し発
生させることが必要になるだろう。（ホットホールは二
酸化シリコンの障壁が電子よシ高いので、電子の抜けと
くらべると無視できる）本実施例の場合、フ１ウラ−・
ノルドハイムトンネリングで電子を浮遊ダートから抜く
場合にくらべ、低電界で電子を浮遊ダートから抜くこと
ができるので使用′Ｊ１掠電圧電圧くでき、キャリアと
Ｋより、保持特性の向上も期待できる。
ンのわずかな部分が制御１ｌｌＩダートへ抜けるので、
制御ｅ−）３２と第２の制御ゲート３５をまとめてダー
トと見なしたＭＯＳ ）ランジスタのしきい値電圧を十
分大きく変動させるためには高′ｆ！Ｌ田の印加と切断
をくり返してアパランシェブレークダウンを繰り返し発
生させることが必要になるだろう。（ホットホールは二
酸化シリコンの障壁が電子よシ高いので、電子の抜けと
くらべると無視できる）本実施例の場合、フ１ウラ−・
ノルドハイムトンネリングで電子を浮遊ダートから抜く
場合にくらべ、低電界で電子を浮遊ダートから抜くこと
ができるので使用′Ｊ１掠電圧電圧くでき、キャリアと
Ｋより、保持特性の向上も期待できる。
なお本発明は実施例に限られず種々の応用が可能である
。例えば本実施例の製造プロセスは特に複雑な工程は用
いないが、できることならば浮遊ダートはポリシリコン
をレーデ−アニールする事によｆｉ、ＰＮ接合の特性を
バルクのＰＮ接合特性に近づけておくことが望ましい。
。例えば本実施例の製造プロセスは特に複雑な工程は用
いないが、できることならば浮遊ダートはポリシリコン
をレーデ−アニールする事によｆｉ、ＰＮ接合の特性を
バルクのＰＮ接合特性に近づけておくことが望ましい。
また浮遊ダートのＰ型部の形成は制ｔｉｌｌ”−ト３２
をマスクにして行なうと、ホットキャリアの大量に生成
されるＰＮ接合部がわずかに制御ｎ” −） ｓ ２の
下にはいるため、ホットキャリアを引き抜く効率が良い
。
をマスクにして行なうと、ホットキャリアの大量に生成
されるＰＮ接合部がわずかに制御ｎ” −） ｓ ２の
下にはいるため、ホットキャリアを引き抜く効率が良い
。
以上に述べたように、浮遊ダートに形成したＰＮ接合の
アパランシェブレークダウンをさせて生じたホットエレ
クトロンを抜くことＫよシ、情報の消去を行なうようＫ
したため、従来のフ１ウラ−・ノルドハイム・トンネリ
ングで電子を抜く方法にくらべて印加する電界を低くす
ることができ、電録電圧を低くでき、絶縁膜の信頼性を
上げることもできる。また従来の例のように絶縁膜のリ
ーク特性を悪く （リークを大きく）することはないの
で、保持特性（浮遊ｒ−トに蓄えられた電子の保持）Ｋ
は問題を生ずることなく、低電界で消去できる分だけ絶
縁膜厚を厚くすることにより保持特性を向上させること
も可能である。
アパランシェブレークダウンをさせて生じたホットエレ
クトロンを抜くことＫよシ、情報の消去を行なうようＫ
したため、従来のフ１ウラ−・ノルドハイム・トンネリ
ングで電子を抜く方法にくらべて印加する電界を低くす
ることができ、電録電圧を低くでき、絶縁膜の信頼性を
上げることもできる。また従来の例のように絶縁膜のリ
ーク特性を悪く （リークを大きく）することはないの
で、保持特性（浮遊ｒ−トに蓄えられた電子の保持）Ｋ
は問題を生ずることなく、低電界で消去できる分だけ絶
縁膜厚を厚くすることにより保持特性を向上させること
も可能である。
第１図は本発明の一実施例を示す断面図、第２図は第１
図の■−■線に沿う断面図、第３図は同実施例の消去時
の電位を求めるための等価回路図、第４図は二酸化シリ
コン膜における電界強度と抵抗率の関係を示す特性図、
第５図ないし第７図は従来装置の断面図である。 ３１・・・浮遊ダートのＮ型部、３２・・・制御ｒ−）
、３３・・・基板、３４・・・浮遊ゲートのＰ型部、３
５・・・２番目の制御ダート、３６・・・ソース層、３
７・・・ドレイン層、３８・・・絶縁膜。 出願人代理人弁理士 鈴 江 武 彦 ■ 第 １ 図 第２ 口 第３図 第４図
図の■−■線に沿う断面図、第３図は同実施例の消去時
の電位を求めるための等価回路図、第４図は二酸化シリ
コン膜における電界強度と抵抗率の関係を示す特性図、
第５図ないし第７図は従来装置の断面図である。 ３１・・・浮遊ダートのＮ型部、３２・・・制御ｒ−）
、３３・・・基板、３４・・・浮遊ゲートのＰ型部、３
５・・・２番目の制御ダート、３６・・・ソース層、３
７・・・ドレイン層、３８・・・絶縁膜。 出願人代理人弁理士 鈴 江 武 彦 ■ 第 １ 図 第２ 口 第３図 第４図
Claims (1)
- 浮遊ゲートに電子を蓄えることにより情報を記憶する
不揮発性半導体記憶装置において、前記浮遊ゲート内に
ＰＮ接合を形成し、容量による結合で前記ＰＮ接合の電
位をコントロールしてアパランシェブレークダウンを起
こし、それにより生じたホットキャリアを前記浮遊ゲー
トの外へ引き抜くことで消去を行なう手段を具備したこ
とを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61238385A JPS6393158A (ja) | 1986-10-07 | 1986-10-07 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61238385A JPS6393158A (ja) | 1986-10-07 | 1986-10-07 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6393158A true JPS6393158A (ja) | 1988-04-23 |
Family
ID=17029405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61238385A Pending JPS6393158A (ja) | 1986-10-07 | 1986-10-07 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6393158A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5095344A (en) * | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
| US5168465A (en) * | 1988-06-08 | 1992-12-01 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| US5554553A (en) * | 1988-06-08 | 1996-09-10 | Harari; Eliyahou | Highly compact EPROM and flash EEPROM devices |
| EP0740306A3 (en) * | 1991-01-31 | 1996-11-13 | Interuniversitair Microelektronica Centrum Vzw | Method of programming a semiconductor memory device |
| US5650649A (en) * | 1993-12-14 | 1997-07-22 | Nec Corporation | Floating gate type field effect transistor having control gate applied with pulses for evacuating carriers from p-type semiconductor floating gate |
| JP2009188291A (ja) * | 2008-02-08 | 2009-08-20 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2012049515A (ja) * | 2010-07-28 | 2012-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の駆動方法 |
| EP2560195A1 (en) * | 2011-08-17 | 2013-02-20 | Hitachi, Ltd. | Memory device with an isolated gate comprising two portions separated by a barrier and method of operating the same |
-
1986
- 1986-10-07 JP JP61238385A patent/JPS6393158A/ja active Pending
Cited By (9)
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