JPS639317A - 整数値実数値変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業−１−の利用分野］ この発明は、マイクロコンピュータの人力に用いる整数
１１α実数値変換器に関するものである。

［従来の技術］ 通常、測定センサにより物理量を測定する場合、えられ
るデータはアナログ値であるが、これをコンピュータに
より処理するためにＡ／Ｄ変換してデジタル化して２進
整数とする。さらに、この２進整数はコンピュータの内
部で演算の都合上、山数、仮数による内部表現形式の２
進実数に変換される。

このような整数から実数への変換は、コンピュータのソ
フト処理では多くのステップ数を必要とし、従ってかな
りの時間を要する。例えば６８０００系のマイクロコン
ピュータでは、１処理に１９０μｓ程度である。多数の
センサを使用し、あるいは高速度のサンプリングにより
大量のデータを採取するシステムにとっては、このよう
に長い処理時間は大きいネックである。

そこで、整数実数の変換器をマイクロコンピュータの入
力端に付加して高速処理することが望まれ、これが実現
すればマイクロコンピュータはさらに有効に活用され、
その利用範囲を拡大することができる。

［発明の目的コ この発明は以−Ｌの点に鑑みて、Ａ／Ｄ変換器の２進整
数データをマイクロコンピュータの内ｎＳ表現形式の実
数に変換する、整数値実数値変換器を提供することを目
的とするものである。

［問題点を解決するための手段］ この発明においては、測定センサのアナログデータをＡ
／Ｄ変換器により２進整数に変換する。

一方、クロック発生器よりのクロックパルスを力”ラン
トしてｎ個となったとき、ローダ信号（ＬＯＡＤ信号）
を出力するローダ信号回路（ＬＯＡＤ信号回路）を設け
、この信号により、−１−記の２進整数をｎビットのシ
フトレジスタに転送する。同時に、一定の初期値ｍの２
進数をダウンカウンタに設定する。ついで、上記のクロ
ックパルスをシフトレジスタに加えて２進整数をシフト
し、該２進整数の最−Ｌ位桁の“１”がシフトレジスタ
の最」−位桁（ＭＳＢ）の位置にきたとき、シフトを停
止上する。このシフトと同期して、クロックパルス毎に
初期値ｍから数値１を減算して、シフトレジスタの停止
とともに停止上する。なお、初期値ｍの値はコンピュー
タの内部の実数表現形式と取り扱うデータの桁数によっ
て定まる一定数である。

次に、上記のクロックパルスがｎ個となり、ＬＯＡＤ信
号が出力されて、データラッチに入力すると、シフトレ
ジスタの２進数とダウンカウンタの２進数は、それぞれ
コンピュータの内部の実数表現形式の指数部および仮数
部としてデータラッチにラッチされる。これが求める実
数値である。

マイクロコンピュータでは適時にリード信号（ＲＥＡＤ
信号）を出力し、この実数値はドライバを経てマイクロ
コンピュータに転送される。

なお、一般に行われているコンピュータ内部の実数の表
現形式では、数値の１に対応する指数として１０進数！
２７を基準としている。この発明の実施態様はそれに従
うものであるが、さらにこの実施態様ではデータの最大
桁数、すなわちシフトレジスタの桁数ｎを１６とする。

これにより初期値ｍは１０進数１４２になる。また、コ
ンピュータの表現形式では、仮数部の最上位桁の“１″
が省略されるので、ここでもそれに従って回路で“ｌ”
を省略するものである。

［作用コ 以上に説明したこの発明による変換器においては、クロ
ックパルスの周期を短く、例えば０．１μｓ程度とし、
ｎを１６とすると、ＬＯＡＤ信号の周期は１．６μｓで
あり、この周期で１データの変換が行われる。このよう
に、この発明による整数値実数値変換器は、マイクロコ
ンピュータのソフト処理に比較して非常な高速処理がで
きるものである。なお、ｎの値は１６に限られず、所要
のデータ精度により、任意の桁数を選定することが可能
である。

［実施例コ 第１図（ａ）、（ｂ）および（ｃ）は、この発明の対象
である、Ａ／Ｄ変換器の２進整数からコンピュータの内
部の表現形式の２進実数の変換過程を説明する図である
。

図（ａ）において、Ａ／Ｄ変換器の２進整数は、［ｂＯ
］〜［ｂ　１５］の１６ビツトで構成されており、図は
１０進数、１０００の例である。なお、測定センサによ
りえられるアナログデータは正負の符号を持つ場合があ
るが、ここでは符号を省略した２進整数がＡ／Ｄ変換器
から出力されるものとする。

さて、図（ｅ）は通常のコンピュータの内部表現形式に
よる実数の構成を示し、指数部は８ビツト、仮数部は［
ｂＯコ〜Ｉｌ：ｂ１４コの１５ビツトである。

これらの数値の意味は周知のとおり、仮数は単なる数列
であり、指数はその位取りを定めるものである。この場
合、この実数は本来正負のすべての実数を表現するため
に、指数部の数として数値の１を基準としてこれに１０
進数の１２７を対応させである。１に溝たない小数に対
する指数は１２７より小さく、また１以ヒの数は指数が
１２７以−Ｌである。

さて、図（ａ）に戻り、この場合の２進整数は［ｂ９］
の１が最上位の２進１０桁で、これを仮数とする。また
、この有効桁数１０より１を減じた９を基を数１２７に
加えると、この場合の指数１３６かえられる。しかし、
この発明ではこの有効桁数をカウントする代わりに、１
−位桁のＯの個数をカウントして、これを一定数ｍから
差し引き指数とする。すなわち、この場合、Ｏは［：　
ｂ　１０］〜［ｂ　１５］の６個で、ｍを１４２として
６を減じて、指数１３６かえられる。このｍの値１４２
は、［ｂ　１５１が１の場合、すなわち１６ビツトで表
現される最大の数値に対する指数である。

以上に述べた２進整数を、図（ｃ）の実数に変換するた
めこの発明においては、図（ｂ）に示す方法を行う。ま
ず、２進整数の全ビットをシフトレジスタに転送し、ま
た、ダウンカウンタに１０進の１４２を設定する。クロ
ックパルスによりシフトレジスタの桁を逐次−ヒ位にシ
フトし、最上位の１がシフトレジスタの最上位桁（ＭＳ
Ｂ）の位置にきたとき、シフトを停止１・、する。ダウ
ンカウンタではシフトの度にｍから１を減じて、これが
指数となる。ダウンカウンタおよびシフトレジスタの各
ビットはその位置で、ＬＯＡＤ信号によりデータランチ
にランチされるものである。

第２図はこの発明による、整数値実数値変換器の実施例
のブロック構成図である。図において、測定センサ１の
アナログデータは、Ａ／Ｄ変換器２により２進整数とさ
れる。一方、クロック発生器４はクロックパルスを発生
し、これを４ビツトの１６進カウンタ５でカウンタする
。各ビットの楕性を転換してその論理積をＡＮＤ回路６
でとり、カウント数がｎすなわち１６に達すると、ＬＯ
ＡＤ信号が出力される。ＬＯＡＤ信号はシフトレジスタ
７に入力して、Ａ／Ｄ変換器２より２進整数を取り込む
。この場合、Ａ／Ｄ変換器２とシフトレジスタ７の間に
、必要により適当なインタフェース３を設ける。これと
同時に、初期値設定回路８に予め設定しである、１０進
１４２に相当する２進数がＬＯＡＤ信号によりダウンカ
ウンタ９にＬＯＡＤされる。この間はＬＯＡＩ）信号に
よりＡＮｌ）ゲート１０は閉じているが、次のクロック
パルスでゲートが開き、つづいて遅延回路１１により１
Ｎ当に遅延されたクロックパルスがシフトレジスタ７と
ダウンカウンタ９に与えられる。このクロックパルスに
より、シフトレノスタフにおいてはデータがシフトされ
、２進整数の最上位の“１′′がシフトレジスタ７の最
［−位桁（ＭＳＢ）にくると、ＭＳＢのビットが停止信
号としてＡＮＤ回路１０に与えられて、ゲートが閉じら
れて、シフトレジスタ７およびダウンカウンタ９に対す
るクロックパルスが停止される。

一方、ダウンカウンタ８においては、クロックパルス毎
に初期値ｍから数１が減ぜられ、シフトＣジスタフとと
もに停止する。

つづいて、次のＬＯＡＤ信号が人力すると、シフトレジ
スタ７およびダウンカウンタ９のデータはデータラッチ
１２にラッチされるが、この場合シフトレジスタ７のＭ
ＳＢは、コンピュータ内部の実数の表現形式に従ってこ
こでカントされる。

このラッチと入れ替わりに、次のデータがシフトレジス
タ７に取り込まれ、ダウンカウンタ９に新たに初期値１
４２が設定されて次の変換が行われる。

以上により、データラッチ１２のデータはコンピュータ
内部の表現形式による実数として構成され、ＲＥＡＤ信
号により、ドライバ１３を経由してマイクロコンピュー
タ１４に転送される。なお、；ＩＩＩ定が終了してデー
タがなくなったときなど、シフトレジスタ７の各ビット
がすべてＯとなると、これを比較器１５で検出してダウ
ンカウンタ９をクリアするものである。

［発明の効果コ 以上の説明により明らかなように、この発明による整数
値実数値変換器においては、比較的簡単な回路構成によ
り、高速度でＡ／Ｄ変換器の２進整数をコンピュータ内
部の実数に変換することができるものであり、従来マイ
クロコンピュータのソフト処理では困難であった、高速
度サンプリングなどによる大川のデータ処理に適用して
大きな効果かえられるものである。

【図面の簡単な説明】

第１図（ａ）、（ｂ）および（Ｃ）は、この発明による
整数値実数値変換器における、整数から実数に変換する
方法を説明する、各部のピント配列図、第２図はこの発
明による整数値実数値変換器の実地例におけるブロック
構成図である。 １・・・測定センサ、　　　　　２・・・Ａ／Ｄ変換器
、３・・・インタフェース、　　　４・・・クロック発
生器、５・・・１６進カウンタ、　６，１ｏ・・・ＡＮ
Ｄゲート、７・・・シフトレジスタ、　　８・・・初期
値設定回路、９・・・ダウンカウンタ、ＩＩ・・・遅延
回路、鳳２・・・データラッチ、１３・・・ドライバ、
１４・・・マイクロコンピュータ、１５・・・比較器。

Claims (2)

【特許請求の範囲】
1. （１）測定センサよりのアナログ・データをデジタルの
   ２進整数に変換するＡ／Ｄ変換器と、クロック発生器よ
   りのクロックパルスがｎ個入力する毎に、ローダ信号を
   出力するローダ信号回路と、該ローダ信号により、上記
   ２進整数を入力するｎビットのシフトレジスタ、および
   コンピュータの内部の実数表現形式によって定まる初期
   値ｍの２進数を設定するダウンカウンタとを有し、上記
   クロックパルス毎に上記シフトレジスタの２進整数を上
   位桁に１桁宛シフトするとともに、上記ダウンカウンタ
   の数値を１宛低減し、該シフトされた２進整数の最上位
   にある“１”が上記シフトレジスタの最上位桁の位置に
   シフトしたとき、該シフトレジスタのシフトと上記ダウ
   ンカウンタの数値の低減とをともに停止、上記ローダ信
   号により、該ダウンカウンタの２進数と該シフトレジス
   タの２進数とをそれぞれ、コンピュータの内部表現形式
   による実数の指数部および仮数部として、データラッチ
   にラッチし、マイクロコンピュータのリード信号により
   該ラッチされた実数を該マイクロコンピュータに転送す
   ることを特徴とする、整数値実数値変換器。
2. （２）指数部においては数値の１に対して、１０進数の
   １２７を対応させて基準とし、仮数部においては仮数の
   最上位の“１”を省略して表現する上記マイクロコンピ
   ュータの内部表現形式において、上記シフトレジスタの
   ビット数ｎを１６とし、上記ダウンカウンタの初期値ｍ
   を１０進数の１４２とし、かつ上記シフトレジスタの２
   進数の最上位桁の“１”を省略して上記データラッチに
   ラッチすることを特徴とする、特許請求の範囲第１項記
   載の整数値実数値変換器。