JPS639664B2 - - Google Patents
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- JPS639664B2 JPS639664B2 JP56042208A JP4220881A JPS639664B2 JP S639664 B2 JPS639664 B2 JP S639664B2 JP 56042208 A JP56042208 A JP 56042208A JP 4220881 A JP4220881 A JP 4220881A JP S639664 B2 JPS639664 B2 JP S639664B2
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- gaasfet
- metal
- electrode
- semiconductor device
- metal base
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W40/00—Arrangements for thermal protection or thermal control
- H10W40/10—Arrangements for heating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/737—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a laterally-adjacent lead frame, conducting package substrate or heat sink
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- Die Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特に半導体素子か
ら発生する熱の放散性が改善された素子収容容量
（パツケージ）の構造に関する。
ら発生する熱の放散性が改善された素子収容容量
（パツケージ）の構造に関する。
半導体装置の一つであるガリウム・砒素電界効
果型トランジスタ（GaAsFET）は、半導体材料
としてシリコンSiを用いた半導体装置に比較し
て、より高周波域において使用することができる
という特長を有している。しかしながら、基体材
料であるガリウム・砒素がシリコンに比較して熱
伝導度が低く（熱抵抗が高く）、大電力，高出力
を扱うことが困難である。すなわち、シリコンの
熱伝導度が1.5〔Ｗ／cm・℃〕であるのに対して、
ガリウム・砒素の熱伝導度は0.4〔Ｗ／cm・℃〕程
である。
果型トランジスタ（GaAsFET）は、半導体材料
としてシリコンSiを用いた半導体装置に比較し
て、より高周波域において使用することができる
という特長を有している。しかしながら、基体材
料であるガリウム・砒素がシリコンに比較して熱
伝導度が低く（熱抵抗が高く）、大電力，高出力
を扱うことが困難である。すなわち、シリコンの
熱伝導度が1.5〔Ｗ／cm・℃〕であるのに対して、
ガリウム・砒素の熱伝導度は0.4〔Ｗ／cm・℃〕程
である。
このため、かかるGaAsFETにおける熱放散性
を改善して当該GaAsFETの大電力化，高出力化
を図るための手段として、例えば第１図に示され
る素子固着構造の他に、例えば第２図に示される
ようないわゆるアツプサイドダウンマウント構造
が提案されている。
を改善して当該GaAsFETの大電力化，高出力化
を図るための手段として、例えば第１図に示され
る素子固着構造の他に、例えば第２図に示される
ようないわゆるアツプサイドダウンマウント構造
が提案されている。
第１図において、１１はGaAsFET素子、１２
は前記GaAsFET素子１１が搭載固着される無酸
素銅製金属基体である。当該金属基体１２は放熱
体並びに前記GaAsFETのソース電極を構成す
る。すなわち、GaAsFET１１のソース電極は通
常のリード線あるいは当該GaAsFET素子１１の
側面に延在される金属化層によつて当該金属基体
１１へ電気的に接続される。また、１３は前記金
属基体１２上に前記GaAsFET素子１１を囲む如
く配設されたセラミツク製絶縁体枠であり、その
表面には前記GaAsFET素子１１のゲート電極及
びドレイン電極から導出されたリード線１４Ａ，
１４Ｂが接続されるメタライズ層１５Ａ，１５Ｂ
が配設される。また、１６は前記絶縁体枠１３上
に配設された気密封止用セラミツク製絶縁体枠で
あり、その頂面には金属製あるいはセラミツク製
の蓋１７が配設されて前記GaAsFET素子１１が
気密封止される。更に、１８Ａ，１８Ｂは前記絶
縁体枠１６の外側において、前記メタライズ層１
５Ａ，１５Ｂに接続固着された外部接続端子であ
る。
は前記GaAsFET素子１１が搭載固着される無酸
素銅製金属基体である。当該金属基体１２は放熱
体並びに前記GaAsFETのソース電極を構成す
る。すなわち、GaAsFET１１のソース電極は通
常のリード線あるいは当該GaAsFET素子１１の
側面に延在される金属化層によつて当該金属基体
１１へ電気的に接続される。また、１３は前記金
属基体１２上に前記GaAsFET素子１１を囲む如
く配設されたセラミツク製絶縁体枠であり、その
表面には前記GaAsFET素子１１のゲート電極及
びドレイン電極から導出されたリード線１４Ａ，
１４Ｂが接続されるメタライズ層１５Ａ，１５Ｂ
が配設される。また、１６は前記絶縁体枠１３上
に配設された気密封止用セラミツク製絶縁体枠で
あり、その頂面には金属製あるいはセラミツク製
の蓋１７が配設されて前記GaAsFET素子１１が
気密封止される。更に、１８Ａ，１８Ｂは前記絶
縁体枠１６の外側において、前記メタライズ層１
５Ａ，１５Ｂに接続固着された外部接続端子であ
る。
このような構造においては、GaAsFET素子１
１の表面の活性領域から発した熱は、当該
GaAsFET素子の基体を通して金属基体１２へ伝
導される。しかしながら、前述の如く、GaAs基
体は熱伝導性が低いために、当該GaAsFETの大
電力化高出力化は困難である。
１の表面の活性領域から発した熱は、当該
GaAsFET素子の基体を通して金属基体１２へ伝
導される。しかしながら、前述の如く、GaAs基
体は熱伝導性が低いために、当該GaAsFETの大
電力化高出力化は困難である。
このため、第２図に示される如き素子搭載，固
着構造が提案されている。同図において、前記第
１図に示される部位と同一箇所には同一符号を付
している。
着構造が提案されている。同図において、前記第
１図に示される部位と同一箇所には同一符号を付
している。
第２図に示される構造にあつては、GaAsFET
素子１１の例えばソース電極が金の厚メツキ体２
１から構成され、当該GaAsFET素子１１は前記
第１図に示される構成とは表裏を逆にして、前記
金の厚メツキ電極２１が金属基体１２へ固着され
る。
素子１１の例えばソース電極が金の厚メツキ体２
１から構成され、当該GaAsFET素子１１は前記
第１図に示される構成とは表裏を逆にして、前記
金の厚メツキ電極２１が金属基体１２へ固着され
る。
このような構造によれば、GaAsFET素子１１
の活性領域から発生した熱は金の厚メツキ電極２
１を通して放熱基体１１へすみやかに伝達され
る。しかしながら、かかる構造にあつては金の厚
メツキ電極２１の断面積を大きくすることに限度
があり、十分な放熱効果は期待できない。
の活性領域から発生した熱は金の厚メツキ電極２
１を通して放熱基体１１へすみやかに伝達され
る。しかしながら、かかる構造にあつては金の厚
メツキ電極２１の断面積を大きくすることに限度
があり、十分な放熱効果は期待できない。
本発明はこのような従来の構造に代えて、より
効果的な放熱を行なうことができる構造を有する
半導体装置を提供しようとするものである。
効果的な放熱を行なうことができる構造を有する
半導体装置を提供しようとするものである。
このため、本発明によれば金属基体と、前記金
属基体上に固着された半導体素子と、前記金属基
体上に配設され前記半導体素子を囲む前記絶縁物
部材と、前記絶縁物部材上に配置された蓋部材と
を備えた半導体装置において、前記半導体素子の
所望の電極が当該半導体素子の活性領域上に突出
して形成され、前記突出形成された電極に接して
導電性薄膜が配設され、前記導電性薄膜と前記蓋
部材との間に導電性部材が充填されてなる半導体
装置が提供される。
属基体上に固着された半導体素子と、前記金属基
体上に配設され前記半導体素子を囲む前記絶縁物
部材と、前記絶縁物部材上に配置された蓋部材と
を備えた半導体装置において、前記半導体素子の
所望の電極が当該半導体素子の活性領域上に突出
して形成され、前記突出形成された電極に接して
導電性薄膜が配設され、前記導電性薄膜と前記蓋
部材との間に導電性部材が充填されてなる半導体
装置が提供される。
以下、本発明を実施例をもつて詳細に説明す
る。第３図は本発明による半導体装置の一実施例
の構成を示す。
る。第３図は本発明による半導体装置の一実施例
の構成を示す。
第３図において、１０１はGaAsFET素子、１
０２は前記GaAsFET素子１０１が搭載固着され
る無酸素銅製金属基体である。当該金属基体１０
２は放熱体を構成する。そして、GaAsFET素子
１０１のソース電極をリード線あるいは当該
GaAsFET素子１０１の側面に延在される金属化
層によつて接続すれば、当該金属基体１０２は
GaAsFET素子１０１のソース電極を構成する。
０２は前記GaAsFET素子１０１が搭載固着され
る無酸素銅製金属基体である。当該金属基体１０
２は放熱体を構成する。そして、GaAsFET素子
１０１のソース電極をリード線あるいは当該
GaAsFET素子１０１の側面に延在される金属化
層によつて接続すれば、当該金属基体１０２は
GaAsFET素子１０１のソース電極を構成する。
また、１０３は前記金属基体１０２上に前記
GaAsFET素子１０１を囲むごとく配設されたセ
ラミツク製絶縁体枠であり、その表面には前記
GaAsFET素子１０１のゲート電極及びドレイン
電極から導出されたリード線１０４Ａ，１０４Ｂ
が接続されるメタライズ層１０５Ａ，１０５Ｂが
配設される。
GaAsFET素子１０１を囲むごとく配設されたセ
ラミツク製絶縁体枠であり、その表面には前記
GaAsFET素子１０１のゲート電極及びドレイン
電極から導出されたリード線１０４Ａ，１０４Ｂ
が接続されるメタライズ層１０５Ａ，１０５Ｂが
配設される。
また、１０６は前記絶縁体枠１３上に配設され
た気密封止用セラミツク製絶縁体枠であり、その
頂面には金属性例えば銅製の蓋１０７が配設され
て前記GaAsFET素子１０１が気密封止される。
た気密封止用セラミツク製絶縁体枠であり、その
頂面には金属性例えば銅製の蓋１０７が配設され
て前記GaAsFET素子１０１が気密封止される。
更に、１０８Ａ，１０８Ｂは前記絶縁枠体１０
６の外側において、前記メタライズ層１０５Ａ，
１０５Ｂに接続固着されたコバール製外部接続端
子である。
６の外側において、前記メタライズ層１０５Ａ，
１０５Ｂに接続固着されたコバール製外部接続端
子である。
本発明にあつては、前記GaAsFET素子１０１
のソース電極が金の厚メツキ体１０９から構成さ
れる。また、前記気密封止用絶縁体枠１０６の頂
部近傍から前記ソース電極１０９に接して金等の
厚さ20〜100〔μm〕の金属薄膜１１０が配設され
る。当該金属薄膜１１０はソース電極１０９に熱
圧着によつて接続され、且つ、その周縁部は封止
用絶縁体枠１０６に設けられたメタライズ層（図
示せず）に熱圧着されて固定される。更に、本発
明にあつては、前記金属薄膜１１０と前記蓋１０
７との間の空間に、例えば金属Ag粒子が混入さ
れた導電性エポキシ樹脂等熱伝導性の良い樹脂１
１１が充填される。
のソース電極が金の厚メツキ体１０９から構成さ
れる。また、前記気密封止用絶縁体枠１０６の頂
部近傍から前記ソース電極１０９に接して金等の
厚さ20〜100〔μm〕の金属薄膜１１０が配設され
る。当該金属薄膜１１０はソース電極１０９に熱
圧着によつて接続され、且つ、その周縁部は封止
用絶縁体枠１０６に設けられたメタライズ層（図
示せず）に熱圧着されて固定される。更に、本発
明にあつては、前記金属薄膜１１０と前記蓋１０
７との間の空間に、例えば金属Ag粒子が混入さ
れた導電性エポキシ樹脂等熱伝導性の良い樹脂１
１１が充填される。
ここで、当該半導体装置の組立てに当つては、
前記蓋１０７の取り付けに先行して、金属薄膜１
１０の配設，樹脂１１１の充填がなされることは
当然である。
前記蓋１０７の取り付けに先行して、金属薄膜１
１０の配設，樹脂１１１の充填がなされることは
当然である。
更に、本発明にあつては、前記蓋１０７には外
部取り付け用スタツド１１２が配設されてなり、
当該スタツド１１２は放熱体１１３に設けられた
貫通孔１１４に挿入され、更に、ナツト１１５に
よつて当該放熱体１１３に機械的に固定され得る
構成とされる。
部取り付け用スタツド１１２が配設されてなり、
当該スタツド１１２は放熱体１１３に設けられた
貫通孔１１４に挿入され、更に、ナツト１１５に
よつて当該放熱体１１３に機械的に固定され得る
構成とされる。
このような本発明によれば、GaAsFET素子１
０１のソース電極は、基体金属基体１０２へと金
属薄膜１１０，合成樹脂層１１１，蓋１０７を通
してスタツド１１２へとの２方向へ導出される。
０１のソース電極は、基体金属基体１０２へと金
属薄膜１１０，合成樹脂層１１１，蓋１０７を通
してスタツド１１２へとの２方向へ導出される。
そして、当該GaAsFET素子１０１の活性領域
から発生された熱は、当該GaAsFET素子１０１
の基体を通して金属基体１０２及び該金属基体１
０２が固着される放熱体１１６へ伝導されるとと
もに厚メツキ電極１０９，金属薄膜１１０，樹脂
１１１，蓋１０７及びスタツド１１２を通して放
熱体１１３へ伝導される。
から発生された熱は、当該GaAsFET素子１０１
の基体を通して金属基体１０２及び該金属基体１
０２が固着される放熱体１１６へ伝導されるとと
もに厚メツキ電極１０９，金属薄膜１１０，樹脂
１１１，蓋１０７及びスタツド１１２を通して放
熱体１１３へ伝導される。
したがつて、本発明によれば前記第１図，第２
図に示される構造に比較して、約２倍の熱放散性
を得ることができる。これは、例えば高周波出力
が３〔Ｗ〕のGaAsFETにおいて、活性領域の温
度を前記従来構造の場合に比較して50〔℃〕程低
下させることが可能となるものであり、当該
GaAsFET装置の高出力化並びに高信頼性化に極
めて有効である。
図に示される構造に比較して、約２倍の熱放散性
を得ることができる。これは、例えば高周波出力
が３〔Ｗ〕のGaAsFETにおいて、活性領域の温
度を前記従来構造の場合に比較して50〔℃〕程低
下させることが可能となるものであり、当該
GaAsFET装置の高出力化並びに高信頼性化に極
めて有効である。
なお、本発明は前記実施例に限定されるもので
はなく、接地電極として前記ソース電極以外の電
極が適用される場合には、かかる接地電極上に厚
メツキ電極を形成すればよい。
はなく、接地電極として前記ソース電極以外の電
極が適用される場合には、かかる接地電極上に厚
メツキ電極を形成すればよい。
また、前記金属薄膜に代えて、表面が金属化処
理された合成樹脂膜を用いることもできる。かか
る合成樹脂膜表面の金属化層と前記蓋との電気的
接続は当該合成樹脂膜の絶縁物枠体１０３への固
着部メタライズ層と樹脂１１１を通じて行なうこ
とができる。
理された合成樹脂膜を用いることもできる。かか
る合成樹脂膜表面の金属化層と前記蓋との電気的
接続は当該合成樹脂膜の絶縁物枠体１０３への固
着部メタライズ層と樹脂１１１を通じて行なうこ
とができる。
また、樹脂１１１に代えて半田等の低融点金属
を充填してもよい。
を充填してもよい。
更に、前記放熱体１１３と１１６とは一体のも
のであつてもよい。放熱体１１３と１１６とが一
体物であれば接地電位の一定化を図ることができ
る。
のであつてもよい。放熱体１１３と１１６とが一
体物であれば接地電位の一定化を図ることができ
る。
第１図及び第２図は、従来の半導体装置の構造
を示す断面図である。第３図は本発明による半導
体装置の構造を示す断面図である。 図において、１１，１０１……半導体素子、１
２，１０２……金属基体、１３，１０３……絶縁
物枠体、１６，１０６……封止用絶縁物枠体、１
７，１０７……蓋、２１，１０９……金属厚メツ
キ層、１１０……導電性薄膜、１１１……樹脂、
１１２……スタツド、である。
を示す断面図である。第３図は本発明による半導
体装置の構造を示す断面図である。 図において、１１，１０１……半導体素子、１
２，１０２……金属基体、１３，１０３……絶縁
物枠体、１６，１０６……封止用絶縁物枠体、１
７，１０７……蓋、２１，１０９……金属厚メツ
キ層、１１０……導電性薄膜、１１１……樹脂、
１１２……スタツド、である。
Claims (1)
- １ 金属基体と、前記金属基体上に固着された半
導体素子と、前記金属基体上に配設され前記半導
体素子を囲む絶縁物部材と、前記絶縁物部材上に
配置された蓋部材とを備えた半導体装置におい
て、前記半導体素子の所望の電極が当該半導体素
子の活性領域上に突出して形成され、前記突出形
成された電極に接して導電性薄膜が配設され、前
記導電性薄膜と前記蓋部材との間に導電性部材が
充填されてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56042208A JPS57157550A (en) | 1981-03-23 | 1981-03-23 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56042208A JPS57157550A (en) | 1981-03-23 | 1981-03-23 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57157550A JPS57157550A (en) | 1982-09-29 |
| JPS639664B2 true JPS639664B2 (ja) | 1988-03-01 |
Family
ID=12629594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56042208A Granted JPS57157550A (en) | 1981-03-23 | 1981-03-23 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57157550A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144982U (ja) * | 1988-03-28 | 1989-10-05 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114659A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 映像出力回路 |
| JPS61125156A (ja) * | 1984-11-22 | 1986-06-12 | Nec Corp | 半導体装置 |
| JP6160698B2 (ja) * | 2013-08-23 | 2017-07-12 | 富士電機株式会社 | 半導体装置 |
| JP6108026B1 (ja) * | 2016-12-16 | 2017-04-05 | 富士電機株式会社 | 圧接型半導体モジュール |
-
1981
- 1981-03-23 JP JP56042208A patent/JPS57157550A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144982U (ja) * | 1988-03-28 | 1989-10-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57157550A (en) | 1982-09-29 |
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