JPS6399613A - １つ以上のｃｍｏｓスイッチを備えたクロック制御されるｃｍｏｓ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ｐおよびｎチャンネルスイッチングトランジ
スタのゲートおよび／またはＣＭＯＳスイッチとして用
いられる少なくとも１つのｎチャンネル／ｎチャンネル
トランジスタペアのゲートが各々２つの相互に反対クロ
ック信号の１つを供給されるクロックｌｌｌ１ｌＩ］さ
れるＣＭＯＳ回路に関するものである。

［従来の技術］ 良く知られているように（米国特許３４５７４３５参照
）、この種の最も筒中なＣＭＯＳスイッチは０ＭＯ３伝
送ゲートであり、それではトランジスタペアの２つのト
ランジスタの被制御電流路が並列に接続され、そして２
つのトランジスタをオンおよびオフにバイアスするため
、ｎクロックがｎチャンネルトランジスタのゲートに供
給され、ｎクロックがｐチャンネルのゲートに供給され
ている。

ＣＭＯＳスイッチとして用いられたｐおよびｎチャンネ
ルスイッチングトランジスタのゲートおよび／または少
なくとも１つのｎチャンネル／ｐヂャンネルトランジス
タペアのゲートが相互に逆のクロック信号の１つを各々
供給されるクロックＩＪＩ［ｌされたＣＭＯＳ回路は、
ヨーロッパ特許出願ＥＰ−Ａ１１５　８３４号の特に４
乃至８頁の記述に伴う第２０、第３ａ、第３ｂ、第３ｆ
および第３ｇ図に基づいている。その記述に従って、ク
ロックレース（ｒａｃｅ）問題はこのようなＣＭＯＳ回
路、即ちクロック信号の縁部の重複のため、有効な信号
がクロック速度より高い速度で切換えられる状態の中で
起こる。上述のＥＰ−Ａでは、この問題は、個々のサブ
回路、特に論理ゲートがクロックレースを除去するため
に特別に設計されたクロック制御されるＣＭＯＳ回路に
よって解決している。縁部の重複はまた、有効な信号を
シミュレーションするトランジスタペアの出力での短い
干渉パルスとなることが発見された。このことは、例え
ば第１の直列結合を形成するいくつかのｎチャンネルト
ランジスタの被制御電流路を直列に連結することによっ
て、また第２の直列結合を連続して形成する同数のｎチ
ャンネルトランジスタの被制御電流路を直列に連結する
ことによって、そして２つの直列結合を並列に連結する
ことによって、いくつかのこのようなペアがスイッチン
グネットワークを形成するため連結される場合には特に
大ぎな欠点となる。

［発明の解決すべき問題点コ 本発明の目的はこのような干渉パルスを避けることであ
る・ ＝６− ［問題点解決のための手段］ 本発明によれば、トランジスタペアがスイッチング信号
のトルベルまたはトルベルによって導通されるか否かの
区別が成される。この区別に基づいて、本発明の基本的
な考えはクロック信号を生暫し、それらをＣＭＯＳスイ
ッチに供給するための２つのスイッチング信号レベルに
対しての別々のブランチを設け、この場合、縁部Ｍ複が
各々のトランジスタペアのトランジスタのオフ状態のと
きのみ起こるようにすることにある。

［実施例］ 本発明を添附図面を参照して更に詳細に説明する。

実施例の第１図の回路図は２個のトランジスタペアｔｐ
のための駆動回路Ｃを示し、それは上述された０ＭＯ８
伝送ゲートとして描かれている。上部のトランジスタペ
アはスイッチング信号Ｘのトルベルによって導通状態に
され、下部のトランジスタペアはトルベルによって導通
状態にされる。

スイッチング信号のレベルは対応する大文字にょって回
路の各点に挿入されている。スイッチング信号Ｘの場合
に、トルベルに割り当てられた信号値がまず与えられ、
そしてトルベルに割り当てられた信号値がセミコロンの
後に与えられている。

ｎチャンネルトランジスタはトルベルによって導通され
、ｎチャンネル１〜ランジスタはトルベルによって導通
されるので、スイッチング信号Ｘのトルベルは、反転ス
イッチング信号ｘｑの１−レベルと関連しており、上部
のトランジスタペアｔｐの２つのトランジスタをオン状
態にする。なぜなら１−レベルが駆動回路Ｃの出力ａ２
２からｎチャンネルトランジスタのゲートへと供給され
、同時に１−ルベルが出力ａ２１からｎチャンネルトラ
ンジスタのゲートに供給されるからである。この２つの
出力ａ　２１．　ａ　２２では、Ｈ駆動信号ペアｈｐは
このように与えられる。

下部のトランジスタペアｔｐについては逆であり、それ
はスイッチング信号Ｘのトルベルによって導通される。

なぜなら、トルベルが駆動回路の出力ａ１２からｎチャ
ンネルトランジスタのゲートへ供給され、同時にトルベ
ルが出力ａ１１からｎチャンネルトランジスタのゲート
へ供給されるからである。この２つの出力ａ１１１．ａ
１２ではＬ駆動信号ペア１ｐはこのように与えられる。

第１図では、スイッチング信号Ｘの２つのレベルのため
の各駆動信号ペアｈｐ、　Ｉｐの形は、ＨからＬへのス
イッチング信号の移行に対して２つのトランジスタペア
ｔｐの右側に概略的に示され、下部トランジスタペアｔ
ｐはこの移行によって導通されるとづる。この（新しい
）状態は、従って各々の端部の交点の右側に位置する曲
線部分に対応する。

端部の重複は、１対の２つの制御信号の各々の振幅が、
各トランジスタペアｔｐの各トランジスタが完全にオフ
であるようにまだ大きいときに既に生じていることが認
められる。上部トランジスタペアｔｐが、下部ペアと同
様に出力ａ１１、ａ１２に接続されるなら、両方のトラ
ンジスタは短時間はＯｎであり、したがってスイッチン
グ信号Ｘの１」からＬへの転移の間、端部の交点はトル
ベルの近くにあるので干渉パルスを可能にする。

第１図の実施例では、駆動回路Ｃの構造は以下の通りで
ある。ｎチャンネルトランジスタ、ｎスイッチングトラ
ンジスタおよびｎチャンネルトランジスタの２つの直列
結合は供給電圧源の正端子＋Ｕと負端子−Ｕの間に挿入
される。１つの直列結合では、これらは第１のｎチャン
ネルトランジスタｎ１、第１のｎスイッチングトランジ
スタＳ口、そして第１のｎチャンネルトランジスタｎ１
である。

他方の直列結合では、これらは第２のｎチャンネルトラ
ンジスタｎ２、第２のｎスイッチングトランジスタｓｔ
２　、第２のｎチャンネルトランジスタｎ２である。第
１のｎチャンネルトランジスタｎ１のゲートは第２のｎ
チャンネルトランジスタｎ２と第２のｎスイッチングト
ランジスタｓｔ２の電流路接続点く以下［電流路接続点
ｖ２Ｊと称する）に接続され、そして第２のｎチャンネ
ルトランジスタｎ２のゲートは第１のｎチャンネルトラ
ンジスタｎ１と第１のｎスイッチングトランジスタＳｔ
１の、同様に設計された第１の電流路接続点■１に接続
される。

ｎスイッチングトランジスタｓｔ１、ｓｔ２のゲート＝
１０− はｎクロックｎｔを供給される。これは、例えば上述の
ＥＰ−Ａに記載された、通常クロックＭｔｌｌされたＣ
ＭＯＳ回路で用いられる２つの相互に逆のクロック信号
の１つである。

第１のｎチャンネルトランジスタｎ１のゲートは２進ス
イツチング信号Ｘが供給され、第２のｎチャンネルトラ
ンジスタｎ２のゲートはそれに関して反転されたスイッ
チング信号×ｑが供給される。第１および第２電流路接
続点ｖ１、ｖ２に後続して第１インバータ１１および第
２インバータ１２が配買され、それらは駆動回路Ｃのａ
１２及びａ２２に各々接続された出力を有し、同時に出
力ａ１１およびａ１２は第１電流路接合点ｖ１および第
２電流路接合点ｖ２に各々直接接続されている。

ｎクロックがＨレベルのとき、第１のｎチャンネルトラ
ンジスタｎ１はスイッチング信号×のＨレベルによって
導通され、第２のｎチャンネルトランジスタｎ２は同時
に反転スイッチング信号ｘｑの反対の逆Ｌレベルによっ
て遮断される。スイッチング信号ＸがＬレベルへと変化
し反転スイッチング信号ｘｑがＨレベルへと変化すると
きは、状態は逆転する。

第２図は、駆動回路Ｃ′が２つの付加的な・インバータ
を有する本発明の好ましい実施例の回路図を示で−０多
くのではないがいくつかのトランジスタペアｔｐが第１
図の駆動回路Ｃによって駆動されるなら、この駆動回路
Ｃはそれらのトランジスタペアの多くのゲートキャパシ
タンスを十分速く充電することができなければならない
。これは良く知られているように、この目的のため必要
な駆動回路の出力状態が集積された回路の設計の中で同
時に広い領域を占めることを必要とする。第２図では、
このことは、各々第１インバータ１１および第２インバ
ータ１２に先んじて第３インバータ１３および第４イン
バータｉ４を接続することによって達成される。第１電
流路接続点■１の代わりに、インバータｉ３の出力は下
部トランジスタペア１ｐのｎチャンネルトランジスタお
よび第１インバータ１１を駆動し、第２電流路接続点ｖ
２の代わりに、第４インバータｉ４の出力は上部トラン
ジスタペアｔｐのｎチャンネルトランジスタおよびイン
バータ１２を駆動する。４つのインバータの領域面積は
駆動される負荷キャパシタンスに従って選択される。第
２図の駆動回路Ｃ′のその他の部分は第１図の駆動回路
Ｃのそれらと全く同じである。

第３図は、ｋ個の２進スイッチング信号×１・・・ｘｊ
・・・ｘｋによって最大限２　　＝ｍ個の電子スイッチ
ｓ１・・・ｓｉ・・・Ｓｌを導通する装置の非常に簡略
化した図を示す。ｋ個の２進スイッチング信号の各々は
第１図または第２図の装置と同様に設計されているに個
の駆動回路Ｃ１・・・ｃＪ・・・ｃｋの１つに供給され
る。図にはまた破線として示されているｎクロックｎｔ
のため入力ラインも示される。

最大限可能な数であるｍ個の電子スイッチ、すなわちス
イッチｓｉ、　ｓｉおよびｓｍについて第３図で示され
ている。それらの各々はに個のｎチャンネルトランジス
タの被ｌｌ１Ｉ［ｌ電流路の第１の直列結合およびに個
のｎチャンネルトランジスタの被制御電流路の第２の直
列結合から成り、２つの直列結合は並列に接続され、電
子スイッチの入力と出力の間に挿入される。同じインデ
ックス（ｉｎｄｅｘ）の２つずつ組合わされたｎおよび
ｎチャンネルトランジスタはトランジスタペアｔｐを形
成する。組合わされたスイッチング信号×１・・・ｘｊ
・・・ｘｋ、　ｘｌｑ・・・×ｊｑ・・・ｘｋｑの２進
レベルが各トランジスタペアのトランジスタを導通する
ことに依存して、ｎチャンネルトランジスタのゲートは
各駆動回路の出力ａ１２またはａ２２に接続され、ｎチ
ャンネルトランジスタのゲートは出力ａｌｌまたはａ２
１に接続される。例えば電子スイッチＳ１では、最初お
よび最後のｎチャンネルトランジスタのゲートは各々第
１駆動回路Ｃ１および最終駆動回路ｃｋの第１出力ａ２
２に接続され、一方、ｊ番目のｎチャンネルトランジス
タのゲートは駆動回路ｃＪの出力ａ１２に接続される。

結果的に、組合わされたｎチャンネルトランジスタのゲ
ートは駆動回路Ｃ１、ｃｋの出力ａ２１および駆動回路
ｃｊの出力ａｌｌに接続される。

電子スイッチＳ１では、第１のｎチャンネルトランジス
タのゲートは駆動回路Ｃ１の出力ａ１２に接続され、一
方、ｊ番目および最後のｐチャンネルトランジスタのゲ
ートは各々駆動回路ｃＪおよびｃｋの出力ａ２２に接続
される。同時に、第１のｎチャンネルトランジスタのゲ
ートは駆動回路ｃ１の出力ａｌｌに接続され、そしてｊ
番目および最後のｎチャンネルトランジスタのゲートは
各々駆動回路ｃｊおよびｃｋの出力ａ２１に接続される
。

最後の電子スイッチ３ｍでは、第１のトランジスタペア
は駆動回路Ｃ１の出力ａ　２１．　ａ　２２に組合わさ
れるが、ｊ番目と最後のトランジスタペアは各々駆動回
路ｃｊおよびｃｋの出力ａｌｌおよびａ１２に組合わさ
れる。

第３図の装置は例えばにビットのスイッチング信号に依
存してｍビットのデータ信号から選択を行わせるデータ
セレクタとして用いられる。

本発明では、トランジスタペアのトランジスタのゲート
のための駆動信号は、重複がトランジスタの不活性領域
でのみ起こるようなスイッチング信号の２つのレベルの
各々のため別々に生成されるので、第３図のように、ト
ランジスタペアのための同じ駆動信号がスイッチング信
号の両方のレベルのために用いられるような場合に、非
常に多くのトランジスタペアを備えた装置であっても干
渉パルスは生じない。

本発明に従ったＣＭＯＳ回路は、一般的な０ＭＯ３の場
合と同様に、勿論集積回路で構成される。

【図面の簡単な説明】

第１図は本発明の実施例の回路図である。 第２図は本発明のｂう１つの実施例の回路図である。 第３図はいくつかのスイッチング信号およびトランジス
タペアについての本発明の更に別の実施例の高疫に概略
的な回路図である。 ｔｐ・・・トランジスタペア、ｈｐ・・・１−１駆動信
号ペア、１ｐ・・・Ｌ駆動信号ペア、Ｏｔ・・・ｎクロ
ック、Ｘ・・・スイッチング信号、Ｃ・・・駆動装置、
ｐｌ・・・第１のｎチャンネルトランジスタ、ｓｔｌ・
・・第１のｎスイッチングトランジスタ、ｎｌ・・・第
１のｎチャンネルトランジスタ、ｐｌ・・・第２のｎチ
ャンネルトランジスタ、Ｓｔ２・・・第２のｎスイッチ
ングトランジスタ、ｎ２・・・第２のｎチャンネル１〜
ランジスタ、＋Ｕ・・・正端子、−口・・・負端子、■
１・・・第１の電流路接続点、ｖ２・・・第２の電流路
接続点、１１・・・第１インバータ、１２・・・第１イ
ンバータ、ｉ３・・・第３インバータ、ｉ４・・・第４
インバータ。

Claims (4)

【特許請求の範囲】
1. （１）ＣＭＯＳスイッチとして用いられたｐおよびｎチ
   ャンネルスイッチングトランジスタのゲートおよび／ま
   たは少なくとも１つのｎチャンネル／ｐチャンネルトラ
   ンジスタペアのゲートが相互に反対のクロック信号の１
   つを各々供給されるクロック制御されるＣＭＯＳ回路に
   おいて、 ２つの相互に反対信号のＨまたはＩ駆動信号ペアがｎク
   ロック、ＣＭＯＳスイッチを切換えるためのスイッチン
   グ信号およびその反対信号から駆動回路によつて出力さ
   れ、スイッチング信号のＨまたはＬレベルによって導通
   されるようにするためＣＭＯＳスイッチに供給されるこ
   とを特徴とするクロック制御されたＣＭＯＳ回路。
2. （２）回路が、 第１のｐチャンネルトランジスタ、第１のｎスイッチン
   グトランジスタおよび第１のｎチャンネルトランジスタ
   の被制御電流路の直列結合と、第２のｐチャンネルトラ
   ンジスタ、第２のｎスイッチングトランジスタおよび第
   ２のｎチャンネルトランジスタの直列結合とが供給電圧
   源の正端子と負端子との間に接続され、 第１のｐチャンネルトランジスタのゲートは第２のｐチ
   ャンネルトランジスタと第２のｎスイッチングトランジ
   スタの電流路接続点に接続され、第２のｐチャンネルト
   ランジスタのゲートは第１のｐチャンネルトランジスタ
   と第１のｎスイッチングトランジスタの電流路接続点に
   接続され、第１のｎチャンネルトランジスタのゲートは
   スイッチング信号を供給され、第２のｎチャンネルトラ
   ンジスタのゲートはその反転スイッチング信号を供給さ
   れ、 ｎスイッチングトランジスタのゲートはｎクロックを供
   給され、 第１および第２の電流路接続点にそれぞれ後続して第１
   インバータおよび第２インバータが配置され、 トランジスタペアがスイッチング信号のＬまたはＨレベ
   ルによって導通されるなら、トランジスタペアのｎチャ
   ンネルトランジスタのゲートは各々第１の電流路接続点
   または第２の電流路接続点に接続され、ｐチャンネルト
   ランジスタのゲートは各々第１インバータまたは第２イ
   ンバータに接続されるように駆動回路が構成されている
   ことを特徴とする特許請求の範囲第１項記載のＣＭＯＳ
   回路。
3. （３）各々第１インバータおよび第２インバータに先だ
   つて第３インバータおよび第４インバータが配置され、
   第３インバータの出力は第１の電流路接続点の代わりに
   関係するトランジスタペアと第１インバータを駆動し、
   第４インバータの出力は第２の電流路接続点の代わりに
   関係するトランジスタペア第２インバータを駆動し、第
   ３および第４インバータの領域面積は駆動される負荷キ
   ャパシタンスに従つて選択されることを特徴とする特許
   請求の範囲第２項記載のＣＭＯＳ回路。
4. （４）各々に個の駆動回路の１つに供給されたｋ個の２
   進スイッチング信号によって最大限２ｍ個の電子スイッ
   チを導通させ、各電子スイッチはｋ個のｐチャンネルト
   ランジスタおよびｋ個のｎチャンネルトランジスタの被
   制御電流路の２つの直列結合から成り、この２つの直列
   結合は電子スイッチの入力と出力の間に並列に接続され
   ていることを特徴とする特許請求の範囲第２項または第
   ３項記載のＣＭＯＳ回路。