JPS639964A - 半導体記憶素子製造法 - Google Patents
半導体記憶素子製造法Info
- Publication number
- JPS639964A JPS639964A JP61154374A JP15437486A JPS639964A JP S639964 A JPS639964 A JP S639964A JP 61154374 A JP61154374 A JP 61154374A JP 15437486 A JP15437486 A JP 15437486A JP S639964 A JPS639964 A JP S639964A
- Authority
- JP
- Japan
- Prior art keywords
- type silicon
- silicon substrate
- silicon layer
- information storage
- storage capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
一本発明は半導体記憶素子製造法に関し、−特に絶縁ゲ
ート電界効果トランジスタを用いてなる半導体記憶素子
の製造法に関する。
ート電界効果トランジスタを用いてなる半導体記憶素子
の製造法に関する。
シリコン半導体基板に搭載してなる半導体記憶装置の大
容量化・高密度化は、新規な回路構成、半導体基板嵌置
の微細加工技術の発展と共に急速な進展をしている。こ
の様な情況下において、現在、情報蓄積部が１個のＭＯ
Ｓトランジスタと１個の情報蓄積容量部で構成され次半
導体記憶素子が最も高密度化に適したものと考えられ、
情報蓄積容量部をシリコン基板表面に形成され几深さ数
ミクロンの溝の側壁部に形成し、高密度化を計る方法が
とられている。
容量化・高密度化は、新規な回路構成、半導体基板嵌置
の微細加工技術の発展と共に急速な進展をしている。こ
の様な情況下において、現在、情報蓄積部が１個のＭＯ
Ｓトランジスタと１個の情報蓄積容量部で構成され次半
導体記憶素子が最も高密度化に適したものと考えられ、
情報蓄積容量部をシリコン基板表面に形成され几深さ数
ミクロンの溝の側壁部に形成し、高密度化を計る方法が
とられている。
第２図お工び第４図は、この−例を示したものでめる。
第４図は、記憶素子製造後の（１００）基板平面図で、
素子領域ｌ、容量１！１２ ｅ ７４−ルド醒化領域３
のみを示してろる。記憶素子は、第４図に示すように、
（０１１）、（０１１＞方向のパターンエツジを有する
素子領域１に形成される。情報蓄積容量部は容量溝２の
側壁部に形成されている。素子領域１はフィールド酸化
領域３にニジ互いに分離されている。第４図のＢ Ｂ’
断面での素子構造の一例を第２図に示す。第２図におい
て、情報電荷は、溝側壁部に形成された誘電体膜７の内
側に蓄積される。誘電体膜７の内側のポリシリコンａ８
は例えばＮ型の不純物を含み、容量電極となっている。
素子領域ｌ、容量１！１２ ｅ ７４−ルド醒化領域３
のみを示してろる。記憶素子は、第４図に示すように、
（０１１）、（０１１＞方向のパターンエツジを有する
素子領域１に形成される。情報蓄積容量部は容量溝２の
側壁部に形成されている。素子領域１はフィールド酸化
領域３にニジ互いに分離されている。第４図のＢ Ｂ’
断面での素子構造の一例を第２図に示す。第２図におい
て、情報電荷は、溝側壁部に形成された誘電体膜７の内
側に蓄積される。誘電体膜７の内側のポリシリコンａ８
は例えばＮ型の不純物を含み、容量電極となっている。
そしてこのポリシリコン膜８は、マ童のソースおよびコ
ンタクト領域９と電気的に接続され、ドレイン領域ｌＯ
，ゲート酸化膜１１、ゲート電極１２．ソース領域９か
らなるＭＯＳトランジスタに１って情報が出し入れされ
る。
ンタクト領域９と電気的に接続され、ドレイン領域ｌＯ
，ゲート酸化膜１１、ゲート電極１２．ソース領域９か
らなるＭＯＳトランジスタに１って情報が出し入れされ
る。
このような記憶素子は、例えば学術専門誌インターナシ
嘗ナル・エレクトロン・テハイス・ミーティング・テク
ニカル・ダイジェスト１９８５年、７１０ページ（ＩＥ
Ｌ）Ｍ、 ’ｌ’ｅｃｈ、 ｉ）ｉｇ、 、 １９８５
． Ｐｐ−７１０−７１３）に報告されている。
嘗ナル・エレクトロン・テハイス・ミーティング・テク
ニカル・ダイジェスト１９８５年、７１０ページ（ＩＥ
Ｌ）Ｍ、 ’ｌ’ｅｃｈ、 ｉ）ｉｇ、 、 １９８５
． Ｐｐ−７１０−７１３）に報告されている。
〔発明が解決しょうとする問題点〕
第２図に示す工うな素子構造の素子を製造する場合には
、Ｐ型シリコン基板とｒ型シリコン基板５との界面近傍
に結晶欠陥が生じやすく、ソースおよびコンタクト領域
９からｒ型シリコン基板５方向へ情報電荷がリークしや
すいという欠点が存在する。第２図に示した記憶素子で
は、Ｐ＋′型シリコン基板５は情報蓄積容量部の対向電
極の役目をしておシ、できるだけ低抵抗であることが望
まれる。然しなから、低抵抗化即ち不純物を高濃度に入
れると、Ｐ 型シリコン基板５の格子定数が本来のシリ
コンの格子定数からずれる。この友め、Ｐ 型シリコン
基板上にＰ型シリコン層をエピタキシャル成長させ次場
合、Ｐ型シリコン層４とＰ 型シリコン基板５との界面
に結晶欠陥が発生する。従って、通常は、エピタキシャ
ル成長しても結晶欠陥が発生しない程度の不純物濃度が
選ばれている。然しなから、半導体記憶素子の高集積化
に伴い、第２図に示す工うな複雑な素子構造になると、
素子を完成するまでには数多くのプロセスを経なければ
ならない。この定め、素子構造プロセス前に、結晶欠陥
が発生していなくても。
、Ｐ型シリコン基板とｒ型シリコン基板５との界面近傍
に結晶欠陥が生じやすく、ソースおよびコンタクト領域
９からｒ型シリコン基板５方向へ情報電荷がリークしや
すいという欠点が存在する。第２図に示した記憶素子で
は、Ｐ＋′型シリコン基板５は情報蓄積容量部の対向電
極の役目をしておシ、できるだけ低抵抗であることが望
まれる。然しなから、低抵抗化即ち不純物を高濃度に入
れると、Ｐ 型シリコン基板５の格子定数が本来のシリ
コンの格子定数からずれる。この友め、Ｐ 型シリコン
基板上にＰ型シリコン層をエピタキシャル成長させ次場
合、Ｐ型シリコン層４とＰ 型シリコン基板５との界面
に結晶欠陥が発生する。従って、通常は、エピタキシャ
ル成長しても結晶欠陥が発生しない程度の不純物濃度が
選ばれている。然しなから、半導体記憶素子の高集積化
に伴い、第２図に示す工うな複雑な素子構造になると、
素子を完成するまでには数多くのプロセスを経なければ
ならない。この定め、素子構造プロセス前に、結晶欠陥
が発生していなくても。
素子製造プロセス後に結晶欠陥が導入されやすい。
このような結晶欠陥の発生は表面にＰ型シリコン層を有
するＰ 型シリコン基板の場合だけに限らず、例えば１
０ 原子／備 のアンチ七ン（ｓｂ）がドーピングされ
たマ量シリコン基板上にＮ型シリコンエピタキシャル膜
を有するような場合でも同様である。このｔめ、不純物
＃度が基板と大きく異なるようなシリコン層を表面に有
するようなウェーハを用いて、第２図に示すような半導
体記憶素子を形成しても結晶欠陥が生じない工うな記憶
素子製造法が必要とされる。
するＰ 型シリコン基板の場合だけに限らず、例えば１
０ 原子／備 のアンチ七ン（ｓｂ）がドーピングされ
たマ量シリコン基板上にＮ型シリコンエピタキシャル膜
を有するような場合でも同様である。このｔめ、不純物
＃度が基板と大きく異なるようなシリコン層を表面に有
するようなウェーハを用いて、第２図に示すような半導
体記憶素子を形成しても結晶欠陥が生じない工うな記憶
素子製造法が必要とされる。
本発明では、素子製造プロセスを経友のちでも結晶欠陥
の発生を抑える之めに、容量溝の９１１１壁方向および
素子のパターン方向を従来の＜１１０＞に等価な方向で
はなく、（１００）に等価な方向に選ぶ。
の発生を抑える之めに、容量溝の９１１１壁方向および
素子のパターン方向を従来の＜１１０＞に等価な方向で
はなく、（１００）に等価な方向に選ぶ。
本発明の半導体記憶素子製造法は、情報蓄積容量部が低
濃度シリコン層およびこの低１１度シリコン層と導電型
が同じ高ａ度シリコン基板に形匠され、情報伝達部の絶
縁ゲート電界効果トランジスタのソース領域がこの情報
蓄積容量部と電気的に接続されている半導体記憶素子を
（Ｚｏｏ）又は（１１０）の面方位を有するシリコン基
板に形成する半導体記憶素子製造法において、情報蓄積
量部の溝のｌ＋＋壁面の垂直方向および情報蓄積容量部
と情報伝達部とからなる素子領域を互いに分離するため
のフィールド酸化膜のパターンエツジ方向をく１００〉
と等価な方向にすることを特徴とする０ 〔実施例〕 次に、本発明について図面を用いて説明する。
濃度シリコン層およびこの低１１度シリコン層と導電型
が同じ高ａ度シリコン基板に形匠され、情報伝達部の絶
縁ゲート電界効果トランジスタのソース領域がこの情報
蓄積容量部と電気的に接続されている半導体記憶素子を
（Ｚｏｏ）又は（１１０）の面方位を有するシリコン基
板に形成する半導体記憶素子製造法において、情報蓄積
量部の溝のｌ＋＋壁面の垂直方向および情報蓄積容量部
と情報伝達部とからなる素子領域を互いに分離するため
のフィールド酸化膜のパターンエツジ方向をく１００〉
と等価な方向にすることを特徴とする０ 〔実施例〕 次に、本発明について図面を用いて説明する。
第１図乃至第３図は、本発明の第１の実施例を説明する
ためのものである。第１図は基板平面図で。
ためのものである。第１図は基板平面図で。
素子領域１と該素子領域間を分離するためのフィールド
酸化領域３の境界、方向即ち素子のパターン方向が（１
００＞に等価な方向に選はれている。
酸化領域３の境界、方向即ち素子のパターン方向が（１
００＞に等価な方向に選はれている。
又、容！ｌ：溝２の側壁面に垂直方向も（１００）に等
価な方向となっている。基板面方位は（１００）である
。なお図中には素子領域１．容ｔ４４２．フィールド酸
化領域３のみを示しである。第２図は、第１図における
八に断面構造の一部に相当している。
価な方向となっている。基板面方位は（１００）である
。なお図中には素子領域１．容ｔ４４２．フィールド酸
化領域３のみを示しである。第２図は、第１図における
八に断面構造の一部に相当している。
第３図は第２図に示す素子の製造工程を示す縦断面図で
ある。（１００）と等価な方向にオリエンテーションフ
ラットを有する。ボロンドープ。
ある。（１００）と等価な方向にオリエンテーションフ
ラットを有する。ボロンドープ。
比抵抗０．００５Ω・αの（１００） Ｐ 型シリコ
ン基板５上に厚さ２μｍ、比抵抗１０Ω・αのＰ型シリ
コン層４が形成されｔウェーハを用意する（第３図（ａ
））。次に２通常の反応性イオンエツチング技術お：び
選沢陵化技術を用いて第３図（ｂ）に示すように容量溝
１５お工び素子分離領域（フィールド酸化領域〕６を形
成する。次に、第３図（Ｃ）に示す工うに容量溝１５の
側壁お工ひＰ型シリコン層４、素子分離領域６０表面を
被覆するように厚さ２００Ａ程度の薄い酸化膜からなる
誘電体膜７を形成する。ここで、コンタクト部１６の誘
電体膜は通常の蝕刻技術にニジ除去する。次に、第３図
（ｄ）に示す二うに、容量溝１５を埋め込むエリにＮ型
不純物、例えばリンを１×１０ 原子／ｃｒＩＬ含むポ
リシリコン膜８を形成する。この工程でポリシリコン膜
８に含有させたＮ型不純物はコンタクト部１６に拡散し
、当領域に虻−Ｐ接合が形成される。然るのち、ポリシ
リコン膜８の表面を熱酸化して絶縁酸化膜１７を形成す
る。次に、第３図ｔｅｌに示すように、ゲート酸化膜１
１．ゲート電極１２を形成しｔのち、Ｎ型不純物６例え
ばリン原子をイオン注入法に工りＰ型シリコン層４の表
面に導入シ、ドレイン領域１０．お工びコンタクト領域
とを電気的に導通状態となる工うにソース領域９を形成
し、液抜に層間絶縁膜１３お工び電極配線１４を形成し
て所望の記憶素子が形成される。
ン基板５上に厚さ２μｍ、比抵抗１０Ω・αのＰ型シリ
コン層４が形成されｔウェーハを用意する（第３図（ａ
））。次に２通常の反応性イオンエツチング技術お：び
選沢陵化技術を用いて第３図（ｂ）に示すように容量溝
１５お工び素子分離領域（フィールド酸化領域〕６を形
成する。次に、第３図（Ｃ）に示す工うに容量溝１５の
側壁お工ひＰ型シリコン層４、素子分離領域６０表面を
被覆するように厚さ２００Ａ程度の薄い酸化膜からなる
誘電体膜７を形成する。ここで、コンタクト部１６の誘
電体膜は通常の蝕刻技術にニジ除去する。次に、第３図
（ｄ）に示す二うに、容量溝１５を埋め込むエリにＮ型
不純物、例えばリンを１×１０ 原子／ｃｒＩＬ含むポ
リシリコン膜８を形成する。この工程でポリシリコン膜
８に含有させたＮ型不純物はコンタクト部１６に拡散し
、当領域に虻−Ｐ接合が形成される。然るのち、ポリシ
リコン膜８の表面を熱酸化して絶縁酸化膜１７を形成す
る。次に、第３図ｔｅｌに示すように、ゲート酸化膜１
１．ゲート電極１２を形成しｔのち、Ｎ型不純物６例え
ばリン原子をイオン注入法に工りＰ型シリコン層４の表
面に導入シ、ドレイン領域１０．お工びコンタクト領域
とを電気的に導通状態となる工うにソース領域９を形成
し、液抜に層間絶縁膜１３お工び電極配線１４を形成し
て所望の記憶素子が形成される。
この工すにして多数の記憶素子が形成場れ友ウェーハを
Ｘ線トポグラフに工す調べた結果、Ｐ型シリコン層４と
Ｐ 型シリコン基板５の界面には一緒晶欠陥の発生は見
られず、従来の方法で製造し几場合に比べて５〜１０倍
長い記憶保持時間が得られ友。
Ｘ線トポグラフに工す調べた結果、Ｐ型シリコン層４と
Ｐ 型シリコン基板５の界面には一緒晶欠陥の発生は見
られず、従来の方法で製造し几場合に比べて５〜１０倍
長い記憶保持時間が得られ友。
次に、本発明の第２の実施例について説明する。
本実施例では基板面方位として（１１０）を用いた。（
１００）と等価な方向にオリエンテーションフラットを
有する。比抵抗０．００５０・α、ボロンドープのＰ
型シリコン基板を用意し、該Ｐ 型シリコン基板上に厚
さ２μｍ、比抵抗１０Ω・ａのＰ型シリコン層をエピタ
キシャル成長にニジ形成し友。このような基板を用いて
、第２図に示したのと同じ構造を有する記憶素子を、容
量溝の側壁方向および素子のパターン方向が（１００）
と等価な方向になるように形成した。素子製造プロセス
は第１の実施例で述べたと全く同様な方法を用いた。そ
の結果、第１の実施例で示した（１００）基板の場合と
同様、Ｐ型シリコン層とＰ 型シリコン基板界面近傍に
は結晶欠陥の発生は見られず。
１００）と等価な方向にオリエンテーションフラットを
有する。比抵抗０．００５０・α、ボロンドープのＰ
型シリコン基板を用意し、該Ｐ 型シリコン基板上に厚
さ２μｍ、比抵抗１０Ω・ａのＰ型シリコン層をエピタ
キシャル成長にニジ形成し友。このような基板を用いて
、第２図に示したのと同じ構造を有する記憶素子を、容
量溝の側壁方向および素子のパターン方向が（１００）
と等価な方向になるように形成した。素子製造プロセス
は第１の実施例で述べたと全く同様な方法を用いた。そ
の結果、第１の実施例で示した（１００）基板の場合と
同様、Ｐ型シリコン層とＰ 型シリコン基板界面近傍に
は結晶欠陥の発生は見られず。
容量溝側壁方向および素子パターン方向を（１０〉と等
価な方向とし友従来法に比べて５倍８腿長い記憶保持時
間が得られ友。
価な方向とし友従来法に比べて５倍８腿長い記憶保持時
間が得られ友。
以上説明した工うに９本発明では、不純物一度が基板と
大きく異なるようなシリコン層を表面に有する工うな（
１００）又は（１１０）ウェーハに記憶素子を製造する
場合、容量溝側壁方向および素子のパターン方向を（１
００）と等価な方向に選ぶことにより、これらの方向を
（１１０）と等価な方向とする従来の方法に比べて、素
子製造後にしばしば見られ友結晶欠陥の発生全回避でき
る。
大きく異なるようなシリコン層を表面に有する工うな（
１００）又は（１１０）ウェーハに記憶素子を製造する
場合、容量溝側壁方向および素子のパターン方向を（１
００）と等価な方向に選ぶことにより、これらの方向を
（１１０）と等価な方向とする従来の方法に比べて、素
子製造後にしばしば見られ友結晶欠陥の発生全回避でき
る。
このことにより、情報電荷のリークを少なくでき、従来
に比べて５〜１０倍長い記憶保持時間を得ることができ
る。
に比べて５〜１０倍長い記憶保持時間を得ることができ
る。
第１図は本発明の第１の実施例における記憶素子形成後
の基板平面図、第２図は第１図の八−に線断面お工ひ第
４図のＢ −Ｂ’線断面を示す断面図、第３図は第２図
に示す素子の製造プロセスを示す工程断面図、第４図は
従来法によって素子形成をおこなった場合の基板平面図
である。 １・・・素子領域、２，１５・・・容量溝、３・・・フ
ィールド酸化領域、４・・・Ｐ型シリコン層、５・・・
Ｐ 型シリコン基板、６・・・素子分離領域、７・・・
誘電体膜、８・・・ポリシリコン喚、９・・・ソースお
よびコンタクト領域、１０・−・ドレイン領域、１１・
・・ゲート酸化膜、１２・・・ゲート電極、１３・・・
層間絶縁膜、１４・・・電極配線、１６・・・コンタク
ト部、１７・・・絶縁酸化膜。 代理人 弁理士 内 原 ＸＩＪＬ 、’ 、’
−，’ ： を日 「・。 （。 く、−１二、′ 墳ちイ図 拓 こ 凹
の基板平面図、第２図は第１図の八−に線断面お工ひ第
４図のＢ −Ｂ’線断面を示す断面図、第３図は第２図
に示す素子の製造プロセスを示す工程断面図、第４図は
従来法によって素子形成をおこなった場合の基板平面図
である。 １・・・素子領域、２，１５・・・容量溝、３・・・フ
ィールド酸化領域、４・・・Ｐ型シリコン層、５・・・
Ｐ 型シリコン基板、６・・・素子分離領域、７・・・
誘電体膜、８・・・ポリシリコン喚、９・・・ソースお
よびコンタクト領域、１０・−・ドレイン領域、１１・
・・ゲート酸化膜、１２・・・ゲート電極、１３・・・
層間絶縁膜、１４・・・電極配線、１６・・・コンタク
ト部、１７・・・絶縁酸化膜。 代理人 弁理士 内 原 ＸＩＪＬ 、’ 、’
−，’ ： を日 「・。 （。 く、−１二、′ 墳ちイ図 拓 こ 凹
Claims (1)
- 情報蓄積容量部が、低濃度シリコン層および該低濃度シ
リコン層と導電型が同じ高濃度シリコン基板の溝部に形
成され、情報伝達部の絶縁ゲート電界効果トランジスタ
のソース領域が該情報蓄積容量部と電気的に接続されて
いる半導体記憶素子を（１００）又は（１１０）の面方
位を有するシリコン基板に形成する半導体記憶素子製造
法において、前記情報蓄積容量部の溝の側壁面の垂直方
向、および前記情報蓄積容量部と情報伝達部とからなる
素子領域を互いに分離するためのフィールド酸化膜のパ
ターンエッジ方向を＜１００＞と等価な方向にすること
を特徴とする半導体記憶素子製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154374A JPS639964A (ja) | 1986-06-30 | 1986-06-30 | 半導体記憶素子製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154374A JPS639964A (ja) | 1986-06-30 | 1986-06-30 | 半導体記憶素子製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS639964A true JPS639964A (ja) | 1988-01-16 |
Family
ID=15582759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61154374A Pending JPS639964A (ja) | 1986-06-30 | 1986-06-30 | 半導体記憶素子製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS639964A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4971926A (en) * | 1984-08-28 | 1990-11-20 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| US6313494B1 (en) | 1997-12-03 | 2001-11-06 | Nec Corporation | Semiconductor device having a selectively-grown contact pad |
| JP2015516941A (ja) * | 2012-04-30 | 2015-06-18 | ヘレーウス クヴァルツグラース ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー コマンディートゲゼルシャフトＨｅｒａｅｕｓ Ｑｕａｒｚｇｌａｓ ＧｍｂＨ ＆ Ｃｏ． ＫＧ | 合成石英ガラス粒状物を製造する方法 |
| CN112635471A (zh) * | 2019-10-08 | 2021-04-09 | 三星电子株式会社 | 半导体存储器件及其制造方法 |
-
1986
- 1986-06-30 JP JP61154374A patent/JPS639964A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4971926A (en) * | 1984-08-28 | 1990-11-20 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| US6313494B1 (en) | 1997-12-03 | 2001-11-06 | Nec Corporation | Semiconductor device having a selectively-grown contact pad |
| JP2015516941A (ja) * | 2012-04-30 | 2015-06-18 | ヘレーウス クヴァルツグラース ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー コマンディートゲゼルシャフトＨｅｒａｅｕｓ Ｑｕａｒｚｇｌａｓ ＧｍｂＨ ＆ Ｃｏ． ＫＧ | 合成石英ガラス粒状物を製造する方法 |
| CN112635471A (zh) * | 2019-10-08 | 2021-04-09 | 三星电子株式会社 | 半导体存储器件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4074300A (en) | Insulated gate type field effect transistors | |
| US4971926A (en) | Method of manufacturing a semiconductor device | |
| JPH0644603B2 (ja) | 半導体装置とその製法 | |
| KR19990023196A (ko) | 트렌치 절연 구조 형성 방법과 반도체 디바이스 및 그의 제조방법 | |
| US3461360A (en) | Semiconductor devices with cup-shaped regions | |
| GB2148591A (en) | Semiconductor device isolation grooves | |
| US3764413A (en) | Method of producing insulated gate field effect transistors | |
| US4322881A (en) | Method for manufacturing semiconductor memory devices | |
| JP2701902B2 (ja) | 多孔性歪み層を有する半導体構造とｓｏｉ半導体構造の製造方法 | |
| US4825281A (en) | Bipolar transistor with sidewall bare contact structure | |
| US4335505A (en) | Method of manufacturing semiconductor memory device having memory cell elements composed of a transistor and a capacitor | |
| KR100321889B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPS6015944A (ja) | 半導体装置 | |
| US4942448A (en) | Structure for isolating semiconductor components on an integrated circuit and a method of manufacturing therefor | |
| JPS6123360A (ja) | 半導体記憶装置およびその製造方法 | |
| KR930006144B1 (ko) | 반도체 장치 및 방법 | |
| US4692784A (en) | Dielectric insulation type semiconductor integrated circuit having low withstand voltage devices and high withstand voltage devices | |
| US3776786A (en) | Method of producing high speed transistors and resistors simultaneously | |
| KR0171000B1 (ko) | 자동 정의된 베이스 전극을 갖는 바이폴라 트랜지스터 구조 및 그 제조방법 | |
| JPS59977B2 (ja) | 絶縁ゲ−ト型集積回路 | |
| JPH0298939A (ja) | 半導体装置の製造方法 | |
| JPS58200554A (ja) | 半導体装置の製造方法 | |
| JPS59138367A (ja) | 半導体装置 | |
| JP3303833B2 (ja) | 半導体装置及びその製造方法 | |
| KR900005355B1 (ko) | 반도체 메모리 장치 및 제조방법 |