JPS6410095B2 - - Google Patents
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- JPS6410095B2 JPS6410095B2 JP18251582A JP18251582A JPS6410095B2 JP S6410095 B2 JPS6410095 B2 JP S6410095B2 JP 18251582 A JP18251582 A JP 18251582A JP 18251582 A JP18251582 A JP 18251582A JP S6410095 B2 JPS6410095 B2 JP S6410095B2
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- Japan
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- terminal
- mos transistor
- potential
- signal input
- input terminal
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は冗長機能を有する半導体集積回路装
置に関し、特に冗長機能を使用しているか否かを
外部から調べられるようにした半導体集積回路装
置に関する。
置に関し、特に冗長機能を使用しているか否かを
外部から調べられるようにした半導体集積回路装
置に関する。
最近、半導体メモリの分野では、予め正規のメ
モリセルと予備のメモリセルを同一集積回路装置
内に形成しておき、製造後に正規のメモリセル内
に不良セルがあつた場合には、この不良セルを予
備のメモリセルと置き替えて使用する冗長機能を
持つたものが増加している。これは、正規のメモ
リセルのうちわずか１つのセルが不良であつても
メモリ全体が不良となるため、このようなメモリ
は従来では不良品として捨てられている。しかし
ながら、メモリの記憶容量が増大するのに伴い、
不良セルが発生する確率は高くなつてきており、
不良セルが存在するメモリを捨てていたのでは歩
留りが低くなり、価格が高価となつてしまう。し
たがつて、さらに従来では、全体の歩留り向上の
ために予備のメモリセルを設けておき、正規のメ
モリセルの一部が不良の場合にこれを切り替えて
使用する方法が採用されてきたのである。
モリセルと予備のメモリセルを同一集積回路装置
内に形成しておき、製造後に正規のメモリセル内
に不良セルがあつた場合には、この不良セルを予
備のメモリセルと置き替えて使用する冗長機能を
持つたものが増加している。これは、正規のメモ
リセルのうちわずか１つのセルが不良であつても
メモリ全体が不良となるため、このようなメモリ
は従来では不良品として捨てられている。しかし
ながら、メモリの記憶容量が増大するのに伴い、
不良セルが発生する確率は高くなつてきており、
不良セルが存在するメモリを捨てていたのでは歩
留りが低くなり、価格が高価となつてしまう。し
たがつて、さらに従来では、全体の歩留り向上の
ために予備のメモリセルを設けておき、正規のメ
モリセルの一部が不良の場合にこれを切り替えて
使用する方法が採用されてきたのである。
第１図は、上記予備のメモリセルが設けられて
いる半導体メモリのブロツク構成図である。図に
おいて１はアドレス信号が供給されるアドレスバ
ツフアである。このアドレスバツフア１からの出
力は２つのデコーダ２，３に並列的に供給され
る。上記一方のデコーダ２は正規のメモリセルア
レイ４内のメモリセルを選択するためのものであ
り、そのデコード出力が正規のメモリセルアレイ
４に供給されることによつて１つあるいはそれ以
上のメモリセルが選択され、その後この選択され
たメモリセルにデータが記憶されたりあるいは読
み出されたりする。他方のデコーダ３は正規のメ
モリセルアレイ４内に不良メモリセルが発生した
際に予備のメモリセルアレイ５内のメモリセルを
選択するためのものであり、そのデコード出力が
予備のメモリセルアレイ５に供給されることによ
つてそのメモリセルが選択される。また、上記デ
コーダ２は他方のデコーダ３の出力によつてその
デコード動作が制御される。
いる半導体メモリのブロツク構成図である。図に
おいて１はアドレス信号が供給されるアドレスバ
ツフアである。このアドレスバツフア１からの出
力は２つのデコーダ２，３に並列的に供給され
る。上記一方のデコーダ２は正規のメモリセルア
レイ４内のメモリセルを選択するためのものであ
り、そのデコード出力が正規のメモリセルアレイ
４に供給されることによつて１つあるいはそれ以
上のメモリセルが選択され、その後この選択され
たメモリセルにデータが記憶されたりあるいは読
み出されたりする。他方のデコーダ３は正規のメ
モリセルアレイ４内に不良メモリセルが発生した
際に予備のメモリセルアレイ５内のメモリセルを
選択するためのものであり、そのデコード出力が
予備のメモリセルアレイ５に供給されることによ
つてそのメモリセルが選択される。また、上記デ
コーダ２は他方のデコーダ３の出力によつてその
デコード動作が制御される。
いま、正規のメモリセルアレイ４内に不良セル
が存在する場合に、この不良セルに対応したアド
レス信号が供給される際にデコーダ３が予備のメ
モリセルアレイ５内のメモリセルを選択するよう
にデコーダ３がプログラムされる。なお、このプ
ログラムはデコーダ３内部に設けられているアル
ミニウムあるいは多結晶シリコンで構成されたヒ
ユーズを選択的にレーザ照射等により溶断した
り、あるいは初期状態では高抵抗状態にある多結
晶シリコンを選択的にレーザアニーリングして低
抵抗化することにより行なわれる。したがつて、
正規のメモリセルアレイ４内に不良セルが存在す
れば、デコーダ３の出力によつて予備のメモリセ
ルアレイ５内のメモリセルが選択され、またデコ
ーダ２はデコーダ３の出力によつてデコード動作
が停止される。この結果、正規のメモリセルアレ
イ４内の不良セルは予備のメモリセルアレイ５内
の良品のセルと置き替えられ、このメモリは実質
的に良品とすることができる。
が存在する場合に、この不良セルに対応したアド
レス信号が供給される際にデコーダ３が予備のメ
モリセルアレイ５内のメモリセルを選択するよう
にデコーダ３がプログラムされる。なお、このプ
ログラムはデコーダ３内部に設けられているアル
ミニウムあるいは多結晶シリコンで構成されたヒ
ユーズを選択的にレーザ照射等により溶断した
り、あるいは初期状態では高抵抗状態にある多結
晶シリコンを選択的にレーザアニーリングして低
抵抗化することにより行なわれる。したがつて、
正規のメモリセルアレイ４内に不良セルが存在す
れば、デコーダ３の出力によつて予備のメモリセ
ルアレイ５内のメモリセルが選択され、またデコ
ーダ２はデコーダ３の出力によつてデコード動作
が停止される。この結果、正規のメモリセルアレ
イ４内の不良セルは予備のメモリセルアレイ５内
の良品のセルと置き替えられ、このメモリは実質
的に良品とすることができる。
このように冗長機能を持つた半導体メモリでは
その冗長機能を使用することによつて、不良セル
を含む多くのものを良品として出荷することがで
きる。
その冗長機能を使用することによつて、不良セル
を含む多くのものを良品として出荷することがで
きる。
ところで、従来では、不良セルが発生しその冗
長機能を使用しているかあるいは不良セルがなく
冗長機能を使用していないかを判断する手段が設
けられていないため、これを調べるには半導体チ
ツプを封入している容器を壊し、チツプを取り出
して行なう方法しかない。
長機能を使用しているかあるいは不良セルがなく
冗長機能を使用していないかを判断する手段が設
けられていないため、これを調べるには半導体チ
ツプを封入している容器を壊し、チツプを取り出
して行なう方法しかない。
一般に冗長機能を持つた半導体集積回路装置の
故障解析を行なう場合には、まずその冗長機能が
使用されているか否かについてが調べられる。こ
のために容器をいちいち壊していたのでは極めて
煩雑である。
故障解析を行なう場合には、まずその冗長機能が
使用されているか否かについてが調べられる。こ
のために容器をいちいち壊していたのでは極めて
煩雑である。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は冗長機能を備えた半導
体集積回路装置において、その冗長機能を使用し
ているか否かを集積回路装置の外部から簡単に調
べることができる手段を与えることである。
たものであり、その目的は冗長機能を備えた半導
体集積回路装置において、その冗長機能を使用し
ているか否かを集積回路装置の外部から簡単に調
べることができる手段を与えることである。
この発明によれば、１つの信号入力端子と電源
電位供給端子との間にＮチヤネルMOSトランジ
スタのソース、ドレイン端子間と、冗長機能が使
用されていない場合には溶断されず、使用されて
いる場合には溶断されるヒユーズとを直列挿入
し、上記MOSトランジスタのゲート端子には上
記信号入力端子の電位を供給するようにした半導
体集積回路装置が提供されている。
電位供給端子との間にＮチヤネルMOSトランジ
スタのソース、ドレイン端子間と、冗長機能が使
用されていない場合には溶断されず、使用されて
いる場合には溶断されるヒユーズとを直列挿入
し、上記MOSトランジスタのゲート端子には上
記信号入力端子の電位を供給するようにした半導
体集積回路装置が提供されている。
以下図面を参照してこの発明の実施例を説明す
る。第２図はこの発明の要部の構成を示す回路図
であり、この回路はたとえば第１図に示すように
冗長機能を持つ集積化された半導体メモリ内に構
成される。
る。第２図はこの発明の要部の構成を示す回路図
であり、この回路はたとえば第１図に示すように
冗長機能を持つ集積化された半導体メモリ内に構
成される。
第２図において、１１は集積回路装置内部に信
号を与える複数のうちの１つの信号入力端子であ
る。この端子１１には、外部から印加されるサー
ジ電圧を除去するための入力保護回路１２が設け
られており、端子１１に供給される通常の信号は
この入力保護回路１２を介して内部回路へ送られ
るようになつている。
号を与える複数のうちの１つの信号入力端子であ
る。この端子１１には、外部から印加されるサー
ジ電圧を除去するための入力保護回路１２が設け
られており、端子１１に供給される通常の信号は
この入力保護回路１２を介して内部回路へ送られ
るようになつている。
上記入力保護回路１２の出力端側にはＮチヤネ
ルMOSトランジスタ１３のゲート端子とドレイ
ン端子あるいはソース端子が共通接続される。さ
らにこのMOSトランジスタ１３のソース端子あ
るいはドレイン端子と、動作時に正極性の電源電
圧VDDが供給される電位点１４との間には、前記
冗長機能を使用している時には溶断され、また使
用していないときには溶断されずそのままである
ヒユーズ１５が挿入されている。また、上記
MOSトランジスタ１３のソース端子あるいはド
レイン端子とヒユーズ１５との直列接続点１６に
はもう１つのＮチヤネルMOSトランジスタ１７
のドレイン端子あるいはソース端子が接続され、
このMOSトランジスタ１７のソース端子あるい
はドレイン端子とゲート端子は上記電位点１４に
供に接続されている。なお、上記両MOSトラン
ジスタ１３，１７は供にエンハンスメント形のも
のが使用されている。
ルMOSトランジスタ１３のゲート端子とドレイ
ン端子あるいはソース端子が共通接続される。さ
らにこのMOSトランジスタ１３のソース端子あ
るいはドレイン端子と、動作時に正極性の電源電
圧VDDが供給される電位点１４との間には、前記
冗長機能を使用している時には溶断され、また使
用していないときには溶断されずそのままである
ヒユーズ１５が挿入されている。また、上記
MOSトランジスタ１３のソース端子あるいはド
レイン端子とヒユーズ１５との直列接続点１６に
はもう１つのＮチヤネルMOSトランジスタ１７
のドレイン端子あるいはソース端子が接続され、
このMOSトランジスタ１７のソース端子あるい
はドレイン端子とゲート端子は上記電位点１４に
供に接続されている。なお、上記両MOSトラン
ジスタ１３，１７は供にエンハンスメント形のも
のが使用されている。
上記構成でなる回路を備えた集積回路装置で
は、製造後、冗長機能の使用状態に応じてヒユー
ズ１５が溶断される。すなわち、冗長機能を使用
していればこのヒユーズ１５は溶断され、また使
用していなければ溶断されない。そしてこのヒユ
ーズ１５の溶断は、前記第１図回路中のデコーダ
３をプログラムする時に同時に行なわれる。
は、製造後、冗長機能の使用状態に応じてヒユー
ズ１５が溶断される。すなわち、冗長機能を使用
していればこのヒユーズ１５は溶断され、また使
用していなければ溶断されない。そしてこのヒユ
ーズ１５の溶断は、前記第１図回路中のデコーダ
３をプログラムする時に同時に行なわれる。
次に冗長機能の使用状態を調べる方法について
説明する。まず、電源電圧VDDは与えず、電位点
１４を接地電位に保持する。これはVDD供給用の
電源端子（図示せず）を接地することによつて実
現できる。次にこの状態で信号入力端子１１に正
極性電位、たとえばVDDと同じ電位を供給する。
入力保護回路１２の出力端側には上記端子１１に
供給されている電位に等しい電位が出力される。
この電位はMOSトランジスタ１３のゲート端子
に与えられるため、このMOSトランジスタ１３
はオン状態になる。この時、ヒユーズ１５が溶断
されていなければ、MOSトランジスタ１３及び
ヒユーズ１５を直列に介し、信号入力端子１１か
ら電位点１４に向つて電流が流れる。一方、
MOSトランジスタ１７のゲート端子には電位点
１４の接地電位が供給されるため、このMOSト
ランジスタ１７はオフ状態である。したがつて、
ヒユーズ１５が溶断されていれば、信号入力端子
１１には電流は流れない。
説明する。まず、電源電圧VDDは与えず、電位点
１４を接地電位に保持する。これはVDD供給用の
電源端子（図示せず）を接地することによつて実
現できる。次にこの状態で信号入力端子１１に正
極性電位、たとえばVDDと同じ電位を供給する。
入力保護回路１２の出力端側には上記端子１１に
供給されている電位に等しい電位が出力される。
この電位はMOSトランジスタ１３のゲート端子
に与えられるため、このMOSトランジスタ１３
はオン状態になる。この時、ヒユーズ１５が溶断
されていなければ、MOSトランジスタ１３及び
ヒユーズ１５を直列に介し、信号入力端子１１か
ら電位点１４に向つて電流が流れる。一方、
MOSトランジスタ１７のゲート端子には電位点
１４の接地電位が供給されるため、このMOSト
ランジスタ１７はオフ状態である。したがつて、
ヒユーズ１５が溶断されていれば、信号入力端子
１１には電流は流れない。
したがつて、冗長機能が使用されているか否か
を調べるには、信号入力端子１１に正極性電位を
供給した時にこの端子１１に電流が流れるかどう
かを電流計等でもつて調べればよいため、外部か
ら極めて簡単に行なえる。
を調べるには、信号入力端子１１に正極性電位を
供給した時にこの端子１１に電流が流れるかどう
かを電流計等でもつて調べればよいため、外部か
ら極めて簡単に行なえる。
一方、このような回路を備えた集積回路装置を
実際に使用する場合、電位点１４はVDDに保たれ
る。また、実際の使用時には信号入力端子１１
に、入力信号電位として接地電位とVDDとの間の
範囲の電位が供給される。いま、ヒユーズ１５が
溶断されていなければ、MOSトランジスタ１３
のソース端子あるいはドレイン端子とヒユーズ１
５との直列接続点１６の電位はほぼVDDに保たれ
ている。すなわち、この状態ではMOSトランジ
スタ１３はオフ状態となり、内部回路に悪影響を
与えない。一方、ヒユーズ１５が溶断されている
とき、MOSトランジスタ１７はオン状態にあり、
このMOSトランジスタ１７によつて直列接続点
１６の電位はVDDからそのしきい値電圧だけ低下
した値となつているため、この状態の場合にも
MOSトランジスタ１３はオフ状態となり、この
場合も内部回路に悪影響を与えない。
実際に使用する場合、電位点１４はVDDに保たれ
る。また、実際の使用時には信号入力端子１１
に、入力信号電位として接地電位とVDDとの間の
範囲の電位が供給される。いま、ヒユーズ１５が
溶断されていなければ、MOSトランジスタ１３
のソース端子あるいはドレイン端子とヒユーズ１
５との直列接続点１６の電位はほぼVDDに保たれ
ている。すなわち、この状態ではMOSトランジ
スタ１３はオフ状態となり、内部回路に悪影響を
与えない。一方、ヒユーズ１５が溶断されている
とき、MOSトランジスタ１７はオン状態にあり、
このMOSトランジスタ１７によつて直列接続点
１６の電位はVDDからそのしきい値電圧だけ低下
した値となつているため、この状態の場合にも
MOSトランジスタ１３はオフ状態となり、この
場合も内部回路に悪影響を与えない。
なお、上記MOSトランジスタ１７は、ヒユー
ズ１５が溶断されている状態で実際にこの集積回
路装置を使用する場合に、ノイズ等によつて上記
直列接続点１６の電位変動を防止するために設け
られている。
ズ１５が溶断されている状態で実際にこの集積回
路装置を使用する場合に、ノイズ等によつて上記
直列接続点１６の電位変動を防止するために設け
られている。
すなわち、このMOSトランジスタ１７が設け
られていずかつヒユーズ１５が溶断されている場
合には、上記直列接続点１６の電位はフローテイ
ング状態になつている。この時、ノイズあるいは
容量結合により直列接続点１６の電位が入力保護
回路１２の出力端電位よりも低下する可能性があ
る。すると、この場合にはMOSトランジスタ１
３がオン状態となり、このMOSトランジスタ１
３を介して変位電流が流れ、内部回路に供給すべ
き入力保護回路１２の出力端電位の立上り時間を
増大させてしまう。
られていずかつヒユーズ１５が溶断されている場
合には、上記直列接続点１６の電位はフローテイ
ング状態になつている。この時、ノイズあるいは
容量結合により直列接続点１６の電位が入力保護
回路１２の出力端電位よりも低下する可能性があ
る。すると、この場合にはMOSトランジスタ１
３がオン状態となり、このMOSトランジスタ１
３を介して変位電流が流れ、内部回路に供給すべ
き入力保護回路１２の出力端電位の立上り時間を
増大させてしまう。
このように上記実施例回路によれば、冗長機能
を使用しているか否かを外部から簡単に調べるこ
とができ、また内部回路にも悪影響を与えること
はない。
を使用しているか否かを外部から簡単に調べるこ
とができ、また内部回路にも悪影響を与えること
はない。
第３図はこの発明の他の実施例の構成を示す。
この実施例回路が第１図のものと異なるところ
は、前記直列接続点１６とヒユーズ１５との間に
もう１つのＮチヤネルMOSトランジスタ１８の
ドレイン、ソース端子間を挿入し、このMOSト
ランジスタ１８のゲート端子は前記信号入力端子
１１に近い方のドレインあるいはソース端子に接
続したところにある。
この実施例回路が第１図のものと異なるところ
は、前記直列接続点１６とヒユーズ１５との間に
もう１つのＮチヤネルMOSトランジスタ１８の
ドレイン、ソース端子間を挿入し、このMOSト
ランジスタ１８のゲート端子は前記信号入力端子
１１に近い方のドレインあるいはソース端子に接
続したところにある。
このような構成において、冗長機能の使用状態
を調べる場合には、前記と同様に電位点１４を接
地電位に保持すると共に信号入力端子１１にVDD
を供給する。このとき、MOSトランジスタ１３，
１８はそれぞれオン状態となる。そしていま、ヒ
ユーズ１５が溶断されていれば前記と同様に信号
入力端子１１に電流は流れない。一方、ヒユーズ
１５が溶断されていなければ、２つのMOSトラ
ンジスタ１３，１８とヒユーズ１５を直列に介
し、信号入力端子１１から電位点１４に向つて電
流が流れる。いま、第３図中のすべてのMOSト
ランジスタ１３，１７，１８のチヤネル幅を20μ
ｍ、チヤネル長を2μｍに設定し、かつVDDの値を
＋5Vに設定した場合には、信号入力端子１１か
らは50μA以上の電流が流れ込む。
を調べる場合には、前記と同様に電位点１４を接
地電位に保持すると共に信号入力端子１１にVDD
を供給する。このとき、MOSトランジスタ１３，
１８はそれぞれオン状態となる。そしていま、ヒ
ユーズ１５が溶断されていれば前記と同様に信号
入力端子１１に電流は流れない。一方、ヒユーズ
１５が溶断されていなければ、２つのMOSトラ
ンジスタ１３，１８とヒユーズ１５を直列に介
し、信号入力端子１１から電位点１４に向つて電
流が流れる。いま、第３図中のすべてのMOSト
ランジスタ１３，１７，１８のチヤネル幅を20μ
ｍ、チヤネル長を2μｍに設定し、かつVDDの値を
＋5Vに設定した場合には、信号入力端子１１か
らは50μA以上の電流が流れ込む。
したがつて、この実施例回路では、信号入力端
子１１に50μA以上の電流が流れているか否かを
調べることにより、冗長機能の使用状態を判断す
ることができる。
子１１に50μA以上の電流が流れているか否かを
調べることにより、冗長機能の使用状態を判断す
ることができる。
一方、前記電位点１４がVDDに保持される実使
用時では、ヒユーズ１５が溶断されていなければ
MOSトランジスタ１８のヒユーズ１５側である
ドレインあるいはソース端子の電位はほぼVDDに
保たれるため、両MOSトランジスタ１３，１８
は共にオフ状態となり、この両MOSトランジス
タ１３，１８に電流は流れない。一方、ヒユーズ
１５が溶断されている場合で、MOSトランジス
タ１７が設けられていなければMOSトランジス
タ１３，１８はそれぞれオン状態になる。ところ
が、ヒユーズ１５は溶断されているので、この場
合にも両MOSトランジスタ１３，１８に電流は
流れない。したがつて、実使用時ではヒユーズ１
５の状態にかかわらずMOSトランジスタ１３，
１８には電流が流れないので、内部回路に悪影響
を与えない。また、MOSトランジスタ１７は前
記と同様にノイズ等による変位電流の発生を防止
するために設けられている。
用時では、ヒユーズ１５が溶断されていなければ
MOSトランジスタ１８のヒユーズ１５側である
ドレインあるいはソース端子の電位はほぼVDDに
保たれるため、両MOSトランジスタ１３，１８
は共にオフ状態となり、この両MOSトランジス
タ１３，１８に電流は流れない。一方、ヒユーズ
１５が溶断されている場合で、MOSトランジス
タ１７が設けられていなければMOSトランジス
タ１３，１８はそれぞれオン状態になる。ところ
が、ヒユーズ１５は溶断されているので、この場
合にも両MOSトランジスタ１３，１８に電流は
流れない。したがつて、実使用時ではヒユーズ１
５の状態にかかわらずMOSトランジスタ１３，
１８には電流が流れないので、内部回路に悪影響
を与えない。また、MOSトランジスタ１７は前
記と同様にノイズ等による変位電流の発生を防止
するために設けられている。
上記実施例回路では直列接続点１６とヒユーズ
１５との間に１つのMOSトランジスタを挿入す
るようにしているが、これは２個以上のMOSト
ランジスタを挿入するようにしてもよい。そし
て、これらのMOSトランジスタのゲート端子は、
MOSトランジスタ１３と同様にそれぞれのMOS
トランジスタの前記信号入力端子１１に近い方の
ドレインあるいはソース端子に接続してもよく、
あるいはMOSトランジスタ１３の信号入力端子
１１に近い方のドレインあるいはソース端子に共
通接続するようにしてもよい。直列接続点１６と
ヒユーズ１５との間に挿入されるMOSトランジ
スタの数が増加するのに伴い、ヒユーズ１５に流
れる電流の値は小さなものとなる。また、直列接
続点１６とヒユーズ１５との間に挿入される
MOSトランジスタの各ゲート端子を上記のよう
に共通接続する場合は、共通接続しない場合にく
らべてそれぞれのオン状態時のインピーダンスが
低くなり、流れる電流は増加する。
１５との間に１つのMOSトランジスタを挿入す
るようにしているが、これは２個以上のMOSト
ランジスタを挿入するようにしてもよい。そし
て、これらのMOSトランジスタのゲート端子は、
MOSトランジスタ１３と同様にそれぞれのMOS
トランジスタの前記信号入力端子１１に近い方の
ドレインあるいはソース端子に接続してもよく、
あるいはMOSトランジスタ１３の信号入力端子
１１に近い方のドレインあるいはソース端子に共
通接続するようにしてもよい。直列接続点１６と
ヒユーズ１５との間に挿入されるMOSトランジ
スタの数が増加するのに伴い、ヒユーズ１５に流
れる電流の値は小さなものとなる。また、直列接
続点１６とヒユーズ１５との間に挿入される
MOSトランジスタの各ゲート端子を上記のよう
に共通接続する場合は、共通接続しない場合にく
らべてそれぞれのオン状態時のインピーダンスが
低くなり、流れる電流は増加する。
第４図はこの発明の異なる他の実施例の構成を
示す。この実施例回路は、上記第３図に示す実施
例回路のMOSトランジスタをＮチヤネルのもの
からＰチヤネルのものに置き替えるようにしたも
のである。すなわち、この実施例回路では前記Ｎ
チヤネルMOSトランジスタ１３，１７，１８に
対応するものとしてＰチヤネルMOSトランジス
タ２３，２７，２８が設けられており、このため
前記電位点１４は常時接地電位に保持される。
示す。この実施例回路は、上記第３図に示す実施
例回路のMOSトランジスタをＮチヤネルのもの
からＰチヤネルのものに置き替えるようにしたも
のである。すなわち、この実施例回路では前記Ｎ
チヤネルMOSトランジスタ１３，１７，１８に
対応するものとしてＰチヤネルMOSトランジス
タ２３，２７，２８が設けられており、このため
前記電位点１４は常時接地電位に保持される。
この実施例回路では、冗長機能の使用状態を調
べる場合、信号入力端子１１に負極性の電位を供
給することによつて行なわれる。そしてこの場合
の動作は、ヒユーズ１５を介して電流が流れる時
のその電流の方向が第３図の場合とは逆であるこ
とが異なるだけであるため、その説明は省略す
る。
べる場合、信号入力端子１１に負極性の電位を供
給することによつて行なわれる。そしてこの場合
の動作は、ヒユーズ１５を介して電流が流れる時
のその電流の方向が第３図の場合とは逆であるこ
とが異なるだけであるため、その説明は省略す
る。
また、実使用時には信号入力端子１１に接地電
位と正極性の電源電位VDDとの間の範囲の電位を
持つ信号が供給される。この時、ヒユーズ１５が
溶断されているか否かにかかわらず、前記と同様
にMOSトランジスタ２３，２８に電流が流れな
いので、内部回路に対する悪影響はない。なお、
この実施例におけるMOSトランジスタ２７は前
記と同様に、ノイズ等による変位電流の発生を防
止するためのものであり、ノイズ等が発生する恐
れがない場合はこのMOSトランジスタ２７を省
略することができる。
位と正極性の電源電位VDDとの間の範囲の電位を
持つ信号が供給される。この時、ヒユーズ１５が
溶断されているか否かにかかわらず、前記と同様
にMOSトランジスタ２３，２８に電流が流れな
いので、内部回路に対する悪影響はない。なお、
この実施例におけるMOSトランジスタ２７は前
記と同様に、ノイズ等による変位電流の発生を防
止するためのものであり、ノイズ等が発生する恐
れがない場合はこのMOSトランジスタ２７を省
略することができる。
なお、この発明は上記した実施例に限定される
ものではなく種々の変形が可能である。たとえ
ば、第４図に示す実施例回路におけるMOSトラ
ンジスタ２８を取り除いて前記第２図に対応した
構成としてもよく、あるいは１つのMOSトラン
ジスタ２８の代りに２つ以上のMOSトランジス
タを直列挿入するようにしてもよい。
ものではなく種々の変形が可能である。たとえ
ば、第４図に示す実施例回路におけるMOSトラ
ンジスタ２８を取り除いて前記第２図に対応した
構成としてもよく、あるいは１つのMOSトラン
ジスタ２８の代りに２つ以上のMOSトランジス
タを直列挿入するようにしてもよい。
さらに上記実施例では、冗長機能を使用してい
る時にヒユーズ１５を溶断する場合について説明
したが、これは反対に冗長機能を使用していない
ときにこのヒユーズ１５を溶断するようにしても
よい。この場合、冗長機能の使用時に信号入力端
子１１において電流が検出される。
る時にヒユーズ１５を溶断する場合について説明
したが、これは反対に冗長機能を使用していない
ときにこのヒユーズ１５を溶断するようにしても
よい。この場合、冗長機能の使用時に信号入力端
子１１において電流が検出される。
また、上記各実施例におけるヒユーズ１５の代
りに、製造直後では高抵抗状態にある多結晶シリ
コンを設け、これを冗長機能の使用状態に応じて
選択的にレーザアニーリングして低抵抗化するよ
うにしてもよい。
りに、製造直後では高抵抗状態にある多結晶シリ
コンを設け、これを冗長機能の使用状態に応じて
選択的にレーザアニーリングして低抵抗化するよ
うにしてもよい。
以上説明したようにこの発明による半導体集積
回路装置によれば、その冗長機能を使用している
か否かを信号入力端子の電流の有無を調べること
によつて行なうようにしているので、集積回路装
置の外部から簡単に調べることができる。しかも
内部回路に影響を与えることもない。
回路装置によれば、その冗長機能を使用している
か否かを信号入力端子の電流の有無を調べること
によつて行なうようにしているので、集積回路装
置の外部から簡単に調べることができる。しかも
内部回路に影響を与えることもない。
第１図は冗長機能を備えた半導体メモリのブロ
ツク構成図、第２図はこの発明の一実施例の要部
の構成を示す回路図、第３図はこの発明の他の実
施例の構成を示す回路図、第４図はこの発明の異
なる他の実施例の構成を示す回路図である。 １１……信号入力端子、１２……入力保護回
路、１３，１７，１８……ＮチヤネルMOSトラ
ンジスタ、１５……ヒユーズ、２３，２７，２８
……ＰチヤネルMOSトランジスタ。
ツク構成図、第２図はこの発明の一実施例の要部
の構成を示す回路図、第３図はこの発明の他の実
施例の構成を示す回路図、第４図はこの発明の異
なる他の実施例の構成を示す回路図である。 １１……信号入力端子、１２……入力保護回
路、１３，１７，１８……ＮチヤネルMOSトラ
ンジスタ、１５……ヒユーズ、２３，２７，２８
……ＰチヤネルMOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 冗長機能を備えた半導体集積回路装置におい
て、 電位供給端子に一端が接続され上記冗長機能の
使用状態に応じてインピーダンスが変化されるイ
ンピーダンス手段と、 このインピーダンス手段の他端と信号入力端子
との間にソース、ドレイン端子間が挿入されゲー
ト端子にこの信号入力端子に印加される信号電位
に応じた電位が供給される少なくとも１個の第１
のMOSトランジスタと、 上記第１のMOSトランジスタのうち上記信号
入力端子に最も近い位置に存在するトランジスタ
の信号入力端子とは遠い方のドレインあるいはソ
ース端子と上記電位供給端子との間にソース、ド
レイン端子間が挿入されゲート端子が上記電位供
給端子に接続された第２のMOSトランジスタと を具備したことを特徴とする半導体集積回路装
置。 ２ 前記第１のMOSトランジスタが２個以上設
けられている特許請求の範囲第１項に記載の半導
体集積回路装置。 ３ 前記第１のMOSトランジスタの各ゲート端
子には、前記信号入力端子に最も近い位置に存在
する第１のMOSトランジスタの信号入力端子に
近い方のドレインあるいはソース端子の電位を共
通に供給するようにした特許請求の範囲第２項に
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182515A JPS5972153A (ja) | 1982-10-18 | 1982-10-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182515A JPS5972153A (ja) | 1982-10-18 | 1982-10-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5972153A JPS5972153A (ja) | 1984-04-24 |
| JPS6410095B2 true JPS6410095B2 (ja) | 1989-02-21 |
Family
ID=16119643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57182515A Granted JPS5972153A (ja) | 1982-10-18 | 1982-10-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972153A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59157900A (ja) * | 1983-02-25 | 1984-09-07 | Nec Corp | 冗長ビツト使用の検出回路を有するメモリ装置 |
| JPS6166295A (ja) * | 1984-09-10 | 1986-04-05 | Nec Corp | 半導体メモリ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4480199A (en) * | 1982-03-19 | 1984-10-30 | Fairchild Camera & Instrument Corp. | Identification of repaired integrated circuits |
-
1982
- 1982-10-18 JP JP57182515A patent/JPS5972153A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5972153A (ja) | 1984-04-24 |
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