JPS6412025B2 - - Google Patents
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- Publication number
- JPS6412025B2 JPS6412025B2 JP55054972A JP5497280A JPS6412025B2 JP S6412025 B2 JPS6412025 B2 JP S6412025B2 JP 55054972 A JP55054972 A JP 55054972A JP 5497280 A JP5497280 A JP 5497280A JP S6412025 B2 JPS6412025 B2 JP S6412025B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- sector
- circuit
- check
- disk
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000605 extraction Methods 0.000 claims description 5
- 238000001514 detection method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
- G11B19/20—Driving; Starting; Stopping; Control thereof
- G11B19/28—Speed controlling, regulating, or indicating
Landscapes
- Rotational Drive Of Disk (AREA)
- Control Of Electric Motors In General (AREA)
Description
【発明の詳細な説明】
本発明は、電子計算機のメモリ用デイスクのセ
クタチエツク回路に係り、特に前記デイスクの回
転を基準の速度からズレた際の同回路に関する。 一般にメモリ用に磁気デイスクを使用する場
合、第１図及び第２図に示すように、セクタ用円
板１に、インデツクス信号を導出するためのノツ
チ２とセクタ信号を導出するためのノツチ３が一
定間隔にて施されている。センサ４によつて該ノ
ツチ２及び３を検出して検出回路５に加え、その
周期が一定範囲にある場合は、前記セクタ用円板
１に同軸的に設けたメモリ用デイスク６に所定の
密度によつてデータが書込まれる。 ところが電源の周波数が低いとき、モータ７の
回転は遅くなつてノツチ３からのセクタ信号の間
隔が長くなり、前記メモリ用デイスク６に書込ま
れるデータは密になる。（第３図に示す電源周波
数が50Hzのときの周期520μsの場合） 一方周波数が高いとき、モータ７の回転は速く
なつてノツチ３からのセクタ信号の間隔は短くな
つて、前記メモリ用デイスク６に書込まれるデー
タは疎になり、しかも次のセクタまでまたがつて
しまう（第３図に示す電源周波数が50Hzのときの
周期463μsの場合）可能性があつた。 なお第１図において、８はヘツド選択回路、９
はモータ駆動回路、１０はマイクロコンピユター
タ等の集中制御装置、１１は電源プラグ、１２は
ブレーキ手段を示す。 更にメモリ用デイスク使用上の条件に交流電源
及び直流電源投入後、約２秒でシステム全体がオ
ン状態になり、このとき前記制御装置１０からデ
バイスオン信号が発生し、メモリ用デイスク６の
回転数は1000rpmとなる。回転数が正常になるの
は、このデバイスオン信号が発生した後約30秒
（最大60秒）を要する。 この時間を経過した後に書込みＷ及び読取りＲ
を実施しない限り、データの保障がないというこ
とになる。 従つて該電子計算機のシステムが使用できるの
は、電源投入後30〜60秒を要することになり、前
記デイスク用の交流電源は投入したまま、直流電
源ラインのみをオフ―オンした場合は、少くとも
メモリ用デイスクの回転は正常になつているの
で、30〜60秒待つ必要はないはずである。 本発明は前記欠点を除去した新規な電子計算機
のメモリ用デイスクのセクタチエツク回路を提供
するものである。 以下図面に従つて説明すると、第４図は本発明
回路のブロツク図、第５図イ〜トは第４図の説明
波形図を示す。 第４図において、１３はセクタ信号印加端子、
１４は切り出し回路、１５，１６はＪ―Ｋフリツ
プフロツプ、１７はアドレスカウンタＡ―Ｄカウ
ンタ、１８はリードオンリメモリROM、１９は
ラツチ手段としてのデイレイフリツプフロツプ、
２０はリセツト信号用出力端子、２１はANDゲ
ート、２２，２３はANDゲート、２４は負極性
の書込み用クロツク信号端子、２５は正極性の書
込み用クロツク信号印加端子、２６はクロツク信
号印加端子、２７はセクタエラー信号出力端子を
示す。 次に第５図に示したタイミングチヤートを用い
て本発明回路を説明する。 先ず第５図イに示す書込み用クロツク信号（正
極性）が端子２５に加わり、端子２４には書込み
用クロツク信号（負極性）が加わると共に端子２
６にクロツク信号が加わつている。このとき前記
セクタ用円板１に設けたノツチ３によつて得られ
たセクタ信号（第５図ロ、負極性）が端子１３を
介して切り出し回路１４に加わると、前記セクタ
信号SECTの立下りを前記クロツク信号CLKで切
り出し信号Ｓが該切り出し回路１４から発生す
る。 このとき電源周波数が50Hzのときは、選択スイ
ツチ２８，２９を各々及び側に設定してお
き、一定の幅の第５図ホ及びヘに示すセクタチエ
ツクク信号SC１及びSC２を各々NANDゲート２
２及びフリツプフロツプ１９に加える。これによ
つてチエツク信号SC１は461μのパルス幅（クロ
ツク信号の202ステツプ）SC２は520μのパルス幅
（クロツク信号の228ステツプ）は各々セクタ信号
SECTのわき出しチエツク及びセクタ信号の遅れ
をチエツクする役目を果す。 一実施例として前述の如く電源周波数が50Hzの
場合前記チエツク信号SC１は０から202番地まで
論理“１”、それ以降の203番地からは論理“０”
になるようにROM１８にデータとして格納され
ており、チエツク信号SC２は０から228番地まで
論理“１”、それ以降の229番地からは論理“０”
となるようROM１８にデータとして格納されて
いる。 前記ROM１８を０番地からスタートさせるタ
イミングはセクタ信号SECTの立下りであり、第
４図では該セクタ信号の立下りをクロツク信号
CLKで切り出し回路１４によつて切り出し、そ
の出力として第５図ハに示す切り出し信号Ｓを得
る。 斯る切り出し信号Ｓは、フリツプフロツプ１５
に加わり、前記切り出し信号Ｓが１クロツク分遅
延され、その出力としてリセツト信号Ｒが現われ
る。 前記リセツト信号Ｒにより、Ａ―Ｄカウンタ１
７はリセツトされ、前記リセツト信号Ｒと前記セ
クタチエツク信号SC１はNANDゲート２２に、
セクタチエツク信号SC２はラツチ回路としての
デイレイフリツプフロツプ１９を介してフリツプ
フロツプ１６に加わり、その出力信号が端子２７
から第５図トに示すセクタエラー信号ERとして
得られる。 従つてセクタチエツク信号SC１が論理“０”
から“１”に変化して、セクタチエツク信号SC
１と前記切り出し信号ＳとのAND（論理積）が成
立し正常位置でセクタ用のノツチを検出したにも
拘らず、エラー信号が発生し、デイレイフリツプ
フロツプ１９に該エラー信号がラツチされてしま
うからである。 なおクロツク端子２６に加えられる2.28μs幅の
クロツク信号は該端子２６に接続されるクロツク
信号発生回路（基準発振器から逓減回路を含む）
より得たパルス信号である。 次に前記セクタチエツク信号SC２を前記デイ
レイフリツプフロツプ１９にラツチした理由を以
下説明する。 セクタ信号がチエツク回路にこなくなつた場
合、エラーとしてデイレイフリツプフロツプ１９
にエラー信号がラツチされる。その出力でＡ―Ｄ
カウンタ１７のクロツク（2.28μs）を切つてしま
う。そうすることによつてROM１８のアドレス
がエラー番地に固定され、ROM１８の前記セク
タチエツク信号SC２もエラーを出力したまま
（“０”になつたまま）になる。従つて前記デイレ
イフリツプフロツプ１９にラツチさせることによ
り、集中制御装置１０でエラー信号用のフリツプ
フロツプ１６のラツチを解除してもすぐにエラー
セツトができる。 前記セクタチエツク後、エラー信号が発生した
場合これを警報装置、例えば警告灯の点灯もしく
は警報手段からの発音を行い、オペレータにセク
タの異常即ちモータの回転数の異常を知らせるこ
とができる。 なおセクタエラーが発生した場合前述のチエツ
ク回路の出力としてのエラー信号を書込み用のゲ
ート回路を閉じるようにしておけば、常時エラー
に設定しておくことにより、メモリ用デイスクの
データを保護することができる。 前述の例は、電源周波数が50Hzで選択スイツチ
２８，２９を側に設定した場合について説明
したが、電源周波数が60Hzの場合には、前記選択
スイツチ２８，２９を側に切換え、前記セク
タチエツク信号SC１のパルス幅を392μs（クロツ
ク信号の172ステツプ）セクタチエツク信号SC２
のパルス幅を440μs（クロツク信号の193ステツプ）
に設定すれば、全く同様の効果が得られる。 以上の通り本発明によれば、メモリ用デイスク
の回転を集中制御装置によつて検出、解析が短時
間で行うことができ、しかも正確にでき、従来の
様に電源ラインのスイツチのオン後の待期時間を
要することもなく、作業能率の向上につながり、
本発明のチエツク回路は、電子計算機のメモリ用
デイスクの回転検出に極めて効果を発揮せしめる
ことができる。
クタチエツク回路に係り、特に前記デイスクの回
転を基準の速度からズレた際の同回路に関する。 一般にメモリ用に磁気デイスクを使用する場
合、第１図及び第２図に示すように、セクタ用円
板１に、インデツクス信号を導出するためのノツ
チ２とセクタ信号を導出するためのノツチ３が一
定間隔にて施されている。センサ４によつて該ノ
ツチ２及び３を検出して検出回路５に加え、その
周期が一定範囲にある場合は、前記セクタ用円板
１に同軸的に設けたメモリ用デイスク６に所定の
密度によつてデータが書込まれる。 ところが電源の周波数が低いとき、モータ７の
回転は遅くなつてノツチ３からのセクタ信号の間
隔が長くなり、前記メモリ用デイスク６に書込ま
れるデータは密になる。（第３図に示す電源周波
数が50Hzのときの周期520μsの場合） 一方周波数が高いとき、モータ７の回転は速く
なつてノツチ３からのセクタ信号の間隔は短くな
つて、前記メモリ用デイスク６に書込まれるデー
タは疎になり、しかも次のセクタまでまたがつて
しまう（第３図に示す電源周波数が50Hzのときの
周期463μsの場合）可能性があつた。 なお第１図において、８はヘツド選択回路、９
はモータ駆動回路、１０はマイクロコンピユター
タ等の集中制御装置、１１は電源プラグ、１２は
ブレーキ手段を示す。 更にメモリ用デイスク使用上の条件に交流電源
及び直流電源投入後、約２秒でシステム全体がオ
ン状態になり、このとき前記制御装置１０からデ
バイスオン信号が発生し、メモリ用デイスク６の
回転数は1000rpmとなる。回転数が正常になるの
は、このデバイスオン信号が発生した後約30秒
（最大60秒）を要する。 この時間を経過した後に書込みＷ及び読取りＲ
を実施しない限り、データの保障がないというこ
とになる。 従つて該電子計算機のシステムが使用できるの
は、電源投入後30〜60秒を要することになり、前
記デイスク用の交流電源は投入したまま、直流電
源ラインのみをオフ―オンした場合は、少くとも
メモリ用デイスクの回転は正常になつているの
で、30〜60秒待つ必要はないはずである。 本発明は前記欠点を除去した新規な電子計算機
のメモリ用デイスクのセクタチエツク回路を提供
するものである。 以下図面に従つて説明すると、第４図は本発明
回路のブロツク図、第５図イ〜トは第４図の説明
波形図を示す。 第４図において、１３はセクタ信号印加端子、
１４は切り出し回路、１５，１６はＪ―Ｋフリツ
プフロツプ、１７はアドレスカウンタＡ―Ｄカウ
ンタ、１８はリードオンリメモリROM、１９は
ラツチ手段としてのデイレイフリツプフロツプ、
２０はリセツト信号用出力端子、２１はANDゲ
ート、２２，２３はANDゲート、２４は負極性
の書込み用クロツク信号端子、２５は正極性の書
込み用クロツク信号印加端子、２６はクロツク信
号印加端子、２７はセクタエラー信号出力端子を
示す。 次に第５図に示したタイミングチヤートを用い
て本発明回路を説明する。 先ず第５図イに示す書込み用クロツク信号（正
極性）が端子２５に加わり、端子２４には書込み
用クロツク信号（負極性）が加わると共に端子２
６にクロツク信号が加わつている。このとき前記
セクタ用円板１に設けたノツチ３によつて得られ
たセクタ信号（第５図ロ、負極性）が端子１３を
介して切り出し回路１４に加わると、前記セクタ
信号SECTの立下りを前記クロツク信号CLKで切
り出し信号Ｓが該切り出し回路１４から発生す
る。 このとき電源周波数が50Hzのときは、選択スイ
ツチ２８，２９を各々及び側に設定してお
き、一定の幅の第５図ホ及びヘに示すセクタチエ
ツクク信号SC１及びSC２を各々NANDゲート２
２及びフリツプフロツプ１９に加える。これによ
つてチエツク信号SC１は461μのパルス幅（クロ
ツク信号の202ステツプ）SC２は520μのパルス幅
（クロツク信号の228ステツプ）は各々セクタ信号
SECTのわき出しチエツク及びセクタ信号の遅れ
をチエツクする役目を果す。 一実施例として前述の如く電源周波数が50Hzの
場合前記チエツク信号SC１は０から202番地まで
論理“１”、それ以降の203番地からは論理“０”
になるようにROM１８にデータとして格納され
ており、チエツク信号SC２は０から228番地まで
論理“１”、それ以降の229番地からは論理“０”
となるようROM１８にデータとして格納されて
いる。 前記ROM１８を０番地からスタートさせるタ
イミングはセクタ信号SECTの立下りであり、第
４図では該セクタ信号の立下りをクロツク信号
CLKで切り出し回路１４によつて切り出し、そ
の出力として第５図ハに示す切り出し信号Ｓを得
る。 斯る切り出し信号Ｓは、フリツプフロツプ１５
に加わり、前記切り出し信号Ｓが１クロツク分遅
延され、その出力としてリセツト信号Ｒが現われ
る。 前記リセツト信号Ｒにより、Ａ―Ｄカウンタ１
７はリセツトされ、前記リセツト信号Ｒと前記セ
クタチエツク信号SC１はNANDゲート２２に、
セクタチエツク信号SC２はラツチ回路としての
デイレイフリツプフロツプ１９を介してフリツプ
フロツプ１６に加わり、その出力信号が端子２７
から第５図トに示すセクタエラー信号ERとして
得られる。 従つてセクタチエツク信号SC１が論理“０”
から“１”に変化して、セクタチエツク信号SC
１と前記切り出し信号ＳとのAND（論理積）が成
立し正常位置でセクタ用のノツチを検出したにも
拘らず、エラー信号が発生し、デイレイフリツプ
フロツプ１９に該エラー信号がラツチされてしま
うからである。 なおクロツク端子２６に加えられる2.28μs幅の
クロツク信号は該端子２６に接続されるクロツク
信号発生回路（基準発振器から逓減回路を含む）
より得たパルス信号である。 次に前記セクタチエツク信号SC２を前記デイ
レイフリツプフロツプ１９にラツチした理由を以
下説明する。 セクタ信号がチエツク回路にこなくなつた場
合、エラーとしてデイレイフリツプフロツプ１９
にエラー信号がラツチされる。その出力でＡ―Ｄ
カウンタ１７のクロツク（2.28μs）を切つてしま
う。そうすることによつてROM１８のアドレス
がエラー番地に固定され、ROM１８の前記セク
タチエツク信号SC２もエラーを出力したまま
（“０”になつたまま）になる。従つて前記デイレ
イフリツプフロツプ１９にラツチさせることによ
り、集中制御装置１０でエラー信号用のフリツプ
フロツプ１６のラツチを解除してもすぐにエラー
セツトができる。 前記セクタチエツク後、エラー信号が発生した
場合これを警報装置、例えば警告灯の点灯もしく
は警報手段からの発音を行い、オペレータにセク
タの異常即ちモータの回転数の異常を知らせるこ
とができる。 なおセクタエラーが発生した場合前述のチエツ
ク回路の出力としてのエラー信号を書込み用のゲ
ート回路を閉じるようにしておけば、常時エラー
に設定しておくことにより、メモリ用デイスクの
データを保護することができる。 前述の例は、電源周波数が50Hzで選択スイツチ
２８，２９を側に設定した場合について説明
したが、電源周波数が60Hzの場合には、前記選択
スイツチ２８，２９を側に切換え、前記セク
タチエツク信号SC１のパルス幅を392μs（クロツ
ク信号の172ステツプ）セクタチエツク信号SC２
のパルス幅を440μs（クロツク信号の193ステツプ）
に設定すれば、全く同様の効果が得られる。 以上の通り本発明によれば、メモリ用デイスク
の回転を集中制御装置によつて検出、解析が短時
間で行うことができ、しかも正確にでき、従来の
様に電源ラインのスイツチのオン後の待期時間を
要することもなく、作業能率の向上につながり、
本発明のチエツク回路は、電子計算機のメモリ用
デイスクの回転検出に極めて効果を発揮せしめる
ことができる。
第１図は本発明のためのブロツク図、第２図は
セクタ円板、第３図は本発明の説明波形図、第４
図は本発明の電子計算機のメモリ用デイスクのセ
クタチエツク回路、第５図イ〜トは同回路の各部
波形図を示す。 主な図番の説明、１……セクタ用円板、２……
インデツクス用のノツチ、３……セクタ用のノツ
チ、６……メモリ用デイスク、１３……セクタ信
号印加端子、１４…切り出し回路、１５，１６…
…Ｊ―Ｋフリツプフロツプ、１７……アドレスカ
ウンタ（Ａ―Ｄカウンタ）、１８……リードオン
リメモリROM、１９……デイレイフリツプフロ
ツプ、２０……セクタエラー信号出力端子。
セクタ円板、第３図は本発明の説明波形図、第４
図は本発明の電子計算機のメモリ用デイスクのセ
クタチエツク回路、第５図イ〜トは同回路の各部
波形図を示す。 主な図番の説明、１……セクタ用円板、２……
インデツクス用のノツチ、３……セクタ用のノツ
チ、６……メモリ用デイスク、１３……セクタ信
号印加端子、１４…切り出し回路、１５，１６…
…Ｊ―Ｋフリツプフロツプ、１７……アドレスカ
ウンタ（Ａ―Ｄカウンタ）、１８……リードオン
リメモリROM、１９……デイレイフリツプフロ
ツプ、２０……セクタエラー信号出力端子。
Claims (1)
- １ モータによつて駆動されるメモリ用デイスク
及び予め一定間隔にてノツチが施されたセクタ用
円板と、前記ノツチを検出するセンサと、前記セ
ンサからの検出信号が加えられる検出回路とを備
えたメモリ用デイスク装置において、前記ノツチ
によるセクタ信号を切り出し回路を介してフリツ
プフロツプ回路に加えて、リセツト信号を導出
し、該フリツプフロツプ回路の出力側に接続され
たアドレスカウンタを前記リセツト信号によりリ
セツトし、リードオンリメモリの所定番地に格納
されたハイもしくはローレベルの期間の異なる複
数のチエツク信号を読み出し、該チエツク信号と
前記検出回路のセクタ信号を比較手段に加え、前
記セクタ信号が所定時期よりズレた際エラー信号
を導出することを特徴とした電子計算機のメモリ
用デイスクのセクタチエツク回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5497280A JPS56153559A (en) | 1980-04-24 | 1980-04-24 | Sector check circuit for disc for memory of electronic computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5497280A JPS56153559A (en) | 1980-04-24 | 1980-04-24 | Sector check circuit for disc for memory of electronic computer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56153559A JPS56153559A (en) | 1981-11-27 |
| JPS6412025B2 true JPS6412025B2 (ja) | 1989-02-28 |
Family
ID=12985563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5497280A Granted JPS56153559A (en) | 1980-04-24 | 1980-04-24 | Sector check circuit for disc for memory of electronic computer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56153559A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20240010801A (ko) * | 2022-07-18 | 2024-01-25 | 동의대학교 산학협력단 | 유연 센서가 내장된 스마트 디스펜서 |
-
1980
- 1980-04-24 JP JP5497280A patent/JPS56153559A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20240010801A (ko) * | 2022-07-18 | 2024-01-25 | 동의대학교 산학협력단 | 유연 센서가 내장된 스마트 디스펜서 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56153559A (en) | 1981-11-27 |
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