JPS6412098B2 - - Google Patents
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- Publication number
- JPS6412098B2 JPS6412098B2 JP58247653A JP24765383A JPS6412098B2 JP S6412098 B2 JPS6412098 B2 JP S6412098B2 JP 58247653 A JP58247653 A JP 58247653A JP 24765383 A JP24765383 A JP 24765383A JP S6412098 B2 JPS6412098 B2 JP S6412098B2
- Authority
- JP
- Japan
- Prior art keywords
- cap
- substrate
- semiconductor device
- package
- cooling mechanism
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W40/00—Arrangements for thermal protection or thermal control
- H10W40/70—Fillings or auxiliary members in containers or in encapsulations for thermal protection or control
- H10W40/77—Auxiliary members characterised by their shape
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/877—Bump connectors and die-attach connectors
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
〔発明の利用分野〕
本発明は、複数個の半導体デバイスを実装した
パツケージを封止し冷却するパツケージの封止冷
却機構に関する。 〔発明の背景〕 複数の半導体デバイスを実装したパツケージの
従来の封止冷却機構の一例として、第１図にその
断面を示す。この機構は、半導体デバイス３を搭
載したセラミツク基板１と、該セラミツク基板１
にロー付けされ、かつ該セラミツク基板１の端部
を越えて外方にのびた環状フランジ２と、該フラ
ンジに係合するキヤツプ４と、該フランジ２と該
キヤツプ間の環状ガスケツト６と、該フランジ２
と該キヤツプ４の係合状態を維持するためのクラ
ンプ部材５により封止体を形成する。上記半導体
デバイス３から熱を取り除くために上記キヤツプ
４に冷却手段７が取り付けられている。上記機構
では、キヤツプ４とセラミツク基板１は別体をな
しているから、キヤツプ４の熱膨張係数をセラミ
ツク基板１の熱膨張係数に整合させなくても良
い。そのためキヤツプ４の材料として、たとえば
アルミニウムのような高い熱伝導率を有する材料
が使用できる。しかし上記機構では熱膨張係数の
異なる部材を互に強固に固定するため、封止のた
めのフランジ２やキヤツプ４やクランプ部材５の
部分が上記セラミツク基板１の外に突き出て、パ
ツケージの占有面積が大きくなる。このため、パ
ツケージ相互間の配線が長くなり、複数のパツケ
ージからなるシステム全体の信号遅延が増大する
という欠点があつた。 また、他の従来の封止冷却機構として、半導体
デバイスを搭載したセラミツク基板と、セラミツ
ク基板の半導体デバイス搭載面を覆い、かつこの
搭載面の端部にて基板接合されたセラミツク基板
と同材質のセラミツクで作つたキヤツプとで封止
体を形成しているものが知られている。半導体デ
バイスから熱を取り除くためにキヤツプに冷却手
段が取り付けられている。上記機構では、セラミ
ツク基板とキヤツプの熱膨張係数の不整合に基づ
く問題はないが、セラミツク材はあまり高い熱伝
導率を持たないので、高い冷却性能を得にくいと
いう欠点があつた。 〔発明の目的〕 本発明は上述の点にかんがみてなされたもの
で、封止のための部分を極小化し、かつ高い冷却
性能を持つ半導体デバイス用のパツケージ封止冷
却機構を提供することを目的とする。 〔発明の概要〕 上述の目的を達成するため、本発明は、デバイ
スが搭載されるセラミツク材料からなる基板に、
この基板の熱膨脹係数と等しいかほゞ整合する熱
膨脹係数及び該基板より高い熱伝導率を有する高
熱伝導性セラミツク材料よりなるキヤツプを半田
封止したことを特徴とするものである。 〔発明の実施例〕 以下、本発明の実施例を図面に基づいて説明す
る。 第２図は本発明の一実施例をなすパツケージの
封止冷却機構を示す一部切断斜視図であり、第３
図はその断面図である。 複数個の半導体デバイス１３がフリツプチツプ
によつて、焼成された多層ムライトセラミツク材
からなる基板１１の上表面に電気的、物理的にハ
ンダ付けで接続される。基板１１の基板裏表面に
はパツケージが外部と電気的に接続するための
Ｉ／Ｏピン１６がロー付けされている。基板１１
には半導体デバイス３とＩ／Ｏピン１６が電気的
に相互に接続されるための表面層および内層配線
を有している。半導体デバイス１３を封止するた
めに炭化シリコン（SiC）を材料とするキヤツプ
１２が基板１１に固着されている。キヤツプ１２
には、キヤツプ１２の内面と半導体デバイス１３
の間にあつて、半導体デバイス１３の発熱をキヤ
ツプ１２に伝えるための熱伝導手段１４と、キヤ
ツプ１２に集められた熱を取り除くための冷却手
段として水冷ジヤケツト１５が取り付けられてい
る。１７と１８は各々水冷ジヤケツト１５の水の
入出口である。 上記キヤツプ１２の材質は銅―炭素繊維複合材
料
パツケージを封止し冷却するパツケージの封止冷
却機構に関する。 〔発明の背景〕 複数の半導体デバイスを実装したパツケージの
従来の封止冷却機構の一例として、第１図にその
断面を示す。この機構は、半導体デバイス３を搭
載したセラミツク基板１と、該セラミツク基板１
にロー付けされ、かつ該セラミツク基板１の端部
を越えて外方にのびた環状フランジ２と、該フラ
ンジに係合するキヤツプ４と、該フランジ２と該
キヤツプ間の環状ガスケツト６と、該フランジ２
と該キヤツプ４の係合状態を維持するためのクラ
ンプ部材５により封止体を形成する。上記半導体
デバイス３から熱を取り除くために上記キヤツプ
４に冷却手段７が取り付けられている。上記機構
では、キヤツプ４とセラミツク基板１は別体をな
しているから、キヤツプ４の熱膨張係数をセラミ
ツク基板１の熱膨張係数に整合させなくても良
い。そのためキヤツプ４の材料として、たとえば
アルミニウムのような高い熱伝導率を有する材料
が使用できる。しかし上記機構では熱膨張係数の
異なる部材を互に強固に固定するため、封止のた
めのフランジ２やキヤツプ４やクランプ部材５の
部分が上記セラミツク基板１の外に突き出て、パ
ツケージの占有面積が大きくなる。このため、パ
ツケージ相互間の配線が長くなり、複数のパツケ
ージからなるシステム全体の信号遅延が増大する
という欠点があつた。 また、他の従来の封止冷却機構として、半導体
デバイスを搭載したセラミツク基板と、セラミツ
ク基板の半導体デバイス搭載面を覆い、かつこの
搭載面の端部にて基板接合されたセラミツク基板
と同材質のセラミツクで作つたキヤツプとで封止
体を形成しているものが知られている。半導体デ
バイスから熱を取り除くためにキヤツプに冷却手
段が取り付けられている。上記機構では、セラミ
ツク基板とキヤツプの熱膨張係数の不整合に基づ
く問題はないが、セラミツク材はあまり高い熱伝
導率を持たないので、高い冷却性能を得にくいと
いう欠点があつた。 〔発明の目的〕 本発明は上述の点にかんがみてなされたもの
で、封止のための部分を極小化し、かつ高い冷却
性能を持つ半導体デバイス用のパツケージ封止冷
却機構を提供することを目的とする。 〔発明の概要〕 上述の目的を達成するため、本発明は、デバイ
スが搭載されるセラミツク材料からなる基板に、
この基板の熱膨脹係数と等しいかほゞ整合する熱
膨脹係数及び該基板より高い熱伝導率を有する高
熱伝導性セラミツク材料よりなるキヤツプを半田
封止したことを特徴とするものである。 〔発明の実施例〕 以下、本発明の実施例を図面に基づいて説明す
る。 第２図は本発明の一実施例をなすパツケージの
封止冷却機構を示す一部切断斜視図であり、第３
図はその断面図である。 複数個の半導体デバイス１３がフリツプチツプ
によつて、焼成された多層ムライトセラミツク材
からなる基板１１の上表面に電気的、物理的にハ
ンダ付けで接続される。基板１１の基板裏表面に
はパツケージが外部と電気的に接続するための
Ｉ／Ｏピン１６がロー付けされている。基板１１
には半導体デバイス３とＩ／Ｏピン１６が電気的
に相互に接続されるための表面層および内層配線
を有している。半導体デバイス１３を封止するた
めに炭化シリコン（SiC）を材料とするキヤツプ
１２が基板１１に固着されている。キヤツプ１２
には、キヤツプ１２の内面と半導体デバイス１３
の間にあつて、半導体デバイス１３の発熱をキヤ
ツプ１２に伝えるための熱伝導手段１４と、キヤ
ツプ１２に集められた熱を取り除くための冷却手
段として水冷ジヤケツト１５が取り付けられてい
る。１７と１８は各々水冷ジヤケツト１５の水の
入出口である。 上記キヤツプ１２の材質は銅―炭素繊維複合材
料
【Cu―CFRM（以下単にCu―CFRMと記す）】
でもよく、その場合は基板１１の材料はアルミナ
セラミツクでもよい。 上記封止冷却機構において、半導体デバイス１
３により発生する熱は熱伝導手段１４を介してキ
ヤツプ１２に集められ、キヤツプ１２に集められ
た熱は水冷ジヤケツト１５で熱交換され、外部に
排出される。シリコン、ムライトセラミツク、ア
ルミナセラミツク、炭化シリコン、Cu―CFRM
の熱膨張係数と伝導率は表１に示すような関係に
なつている。
でもよく、その場合は基板１１の材料はアルミナ
セラミツクでもよい。 上記封止冷却機構において、半導体デバイス１
３により発生する熱は熱伝導手段１４を介してキ
ヤツプ１２に集められ、キヤツプ１２に集められ
た熱は水冷ジヤケツト１５で熱交換され、外部に
排出される。シリコン、ムライトセラミツク、ア
ルミナセラミツク、炭化シリコン、Cu―CFRM
の熱膨張係数と伝導率は表１に示すような関係に
なつている。
【表】
以上説明したように、本発明によれば、複数個
の半導体デバイスを実装したパツケージに高い冷
却性能を与えることが可能になり、かつパツケー
ジ間の信号遅延が減少し、複数のパツケージから
なるシステムの性能向上が可能となるという優れ
た効果が得られる。また、本発明においては、キ
ヤツプを基板と同じセラミツク材料とすること
で、両者の熱膨脹率を近づけており、これによ
り、キヤツプと基板の封止部におけるズレが少な
くなり、半田封止でも十分ズレを吸収できる程度
におさえられる効果がある。
の半導体デバイスを実装したパツケージに高い冷
却性能を与えることが可能になり、かつパツケー
ジ間の信号遅延が減少し、複数のパツケージから
なるシステムの性能向上が可能となるという優れ
た効果が得られる。また、本発明においては、キ
ヤツプを基板と同じセラミツク材料とすること
で、両者の熱膨脹率を近づけており、これによ
り、キヤツプと基板の封止部におけるズレが少な
くなり、半田封止でも十分ズレを吸収できる程度
におさえられる効果がある。
第１図は従来のパツケージの封止冷却機構を示
す断面図、第２図、第３図は本発明の一実施例を
なすパツケージの封止冷却機構を示す図で、第２
図は一部切断斜視図、第３図は断面図、第４図は
本発明の他の実施例をなすパツケージの封止冷却
機構の断面図である。 １１，１２…基板、１２，２２…キヤツプ、１
３，２３…半導体デバイス、１４…熱伝導手段、
２４…熱伝導ペースト、１５…水冷ジヤケツト、
１６，２６…Ｉ／Ｏピン。
す断面図、第２図、第３図は本発明の一実施例を
なすパツケージの封止冷却機構を示す図で、第２
図は一部切断斜視図、第３図は断面図、第４図は
本発明の他の実施例をなすパツケージの封止冷却
機構の断面図である。 １１，１２…基板、１２，２２…キヤツプ、１
３，２３…半導体デバイス、１４…熱伝導手段、
２４…熱伝導ペースト、１５…水冷ジヤケツト、
１６，２６…Ｉ／Ｏピン。
Claims (1)
- 【特許請求の範囲】 １ 複数の半導体デバイスが上面に搭載されかつ
該半導体デバイスと熱膨脹係数が等しいかあるい
はほゞ整合するセラミツク材料からなる基板と、
該基板の熱膨脹係数に等しいかあるいはほゞ整合
する熱膨脹係数及び該基板より高い熱伝導率を有
する高熱伝導性セラミツク材料からなり、前記基
板上面に半田づけされて前記半導体デバイスを覆
い封止するキヤツプと、前記半導体デバイスの発
熱を前記キヤツプに伝えるために該半導体デバイ
ス上面と前記キヤプ内面との間に設けられた熱伝
達手段と、前記キヤツプに集められた熱を取り除
くため前記キヤツプ外表面に取り付られた冷却手
段とから構成されることを特徴とするパツケージ
の封止冷却機構。 ２ 前記基板材料としてムライトセラミツクを用
い、前記キヤツプ材料として炭化シリコンを用い
たことを特徴とする特許請求の範囲第１記載のパ
ツケージ封止冷却機構。 ３ 前記基板材料としてアルミナセラミツクを用
い、前記キヤツプ材料として銅―炭素繊維複合材
料を用いたことを特徴とする特許請求の範囲１項
記載のパツケージの封止冷却機構。 ４ 前記キヤツプに取り付られる冷却手段および
前記熱伝導手段の部品の内、全てもしくは一部を
前記キヤツプと一体に形成したことを特徴とする
特許請求の範囲１項記載のパツケージの封止冷却
機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247653A JPS60143653A (ja) | 1983-12-30 | 1983-12-30 | パツケ−ジの封止冷却機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247653A JPS60143653A (ja) | 1983-12-30 | 1983-12-30 | パツケ−ジの封止冷却機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60143653A JPS60143653A (ja) | 1985-07-29 |
| JPS6412098B2 true JPS6412098B2 (ja) | 1989-02-28 |
Family
ID=17166679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247653A Granted JPS60143653A (ja) | 1983-12-30 | 1983-12-30 | パツケ−ジの封止冷却機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60143653A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0612795B2 (ja) * | 1989-11-07 | 1994-02-16 | 株式会社日立製作所 | マルチチップモジュールの冷却構造 |
| JPH04192552A (ja) * | 1990-11-27 | 1992-07-10 | Nec Corp | 半導体素子用パッケージ |
| US5880524A (en) * | 1997-05-05 | 1999-03-09 | Intel Corporation | Heat pipe lid for electronic packages |
| JP2001053205A (ja) * | 1999-08-05 | 2001-02-23 | Hitachi Ltd | マルチチップモジュールの封止冷却装置 |
| CN110010574B (zh) * | 2018-12-29 | 2021-02-09 | 浙江臻镭科技股份有限公司 | 一种多层堆叠型纵向互联的射频结构及其制作方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196041A (ja) * | 1982-05-12 | 1983-11-15 | Hitachi Ltd | 熱伝達接続装置 |
-
1983
- 1983-12-30 JP JP58247653A patent/JPS60143653A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60143653A (ja) | 1985-07-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |