JPS6412143B2 - - Google Patents

Info

Publication number
JPS6412143B2
JPS6412143B2 JP58095337A JP9533783A JPS6412143B2 JP S6412143 B2 JPS6412143 B2 JP S6412143B2 JP 58095337 A JP58095337 A JP 58095337A JP 9533783 A JP9533783 A JP 9533783A JP S6412143 B2 JPS6412143 B2 JP S6412143B2
Authority
JP
Japan
Prior art keywords
signal
output
counter
circuit
detection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP58095337A
Other languages
English (en)
Other versions
JPS59221047A (ja
Inventor
Shoji Ueno
Kazunori Nishikawa
Yoshiki Iwasaki
Isao Masuda
Makoto Furumura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Victor Company of Japan Ltd
Original Assignee
Victor Company of Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Victor Company of Japan Ltd filed Critical Victor Company of Japan Ltd
Priority to JP58095337A priority Critical patent/JPS59221047A/ja
Priority to US06/615,237 priority patent/US4596981A/en
Priority to FR8408413A priority patent/FR2547139B1/fr
Priority to GB08413749A priority patent/GB2143406B/en
Priority to DE3420169A priority patent/DE3420169A1/de
Publication of JPS59221047A publication Critical patent/JPS59221047A/ja
Publication of JPS6412143B2 publication Critical patent/JPS6412143B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/042—Detectors therefor, e.g. correlators, state machines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデイジタル信号伝送における同期信号
検出回路に係り、少なくとも同期信号とデイジタ
ルデータとよりなるブロツク（フレーム）単位毎
に時系列的に合成されて伝送されるデイジタル信
号から、上記同期信号を正確に検出する回路に関
する。
従来技術 従来より、デイジタルオーデイオ信号に付加的
な情報として静止画像又は部分的な動画像などに
関するデイジタルビデオ信号を付加して、又はす
べてデイジタルオーデイオ信号のみを情報記録円
盤（以下「デイスク」という）上の同じトラツク
に時系列的に断続するピツト列として記録し、こ
のデイスクを静電容量変化又は光の強度変化を利
用して読取り再生することが知られている。この
場合、伝送されるデイジタル信号は、例えば第１
図に模式的に示す如く、SYNCで示す位置に配さ
れるブロツク（フレーム）の始まりを示す８ビツ
トの固定パターンの同期信号の後に、各10ビツト
の４つのチヤンネルのデイジタルデータ（前記の
デイジタルオーデイオ信号及び／又はデイジタル
ビデオ信号のデータ）がD1〜D4で示す位置に時
系列的に順次に配置され、更にその後のP1，P2
で示す位置に各16ビツトの誤り訂正符号、CRC
で示す位置に23ビツトの誤り検査符号（サイクリ
ツク・リダンダンシイ・チエツク・コード）が
夫々配置される。そして最後の３ビツトのうちの
Adrで示す位置には例えば全196ビツトの制御信
号のうちの１ビツトのデータが配され、Ｕで示す
誤りの２ビツトはユーザーズビツトと呼称される
予備のための２ビツトが配される。
上記のSYNCからＵまでの計130ビツトで１ブ
ロツク（フレーム）を構成するデイジタル信号
は、その繰り返し周波数が例えば標本化周波数と
同じ44.1KHzで、伝送ビツトレート5.733Mb／ｓ
でブロツク単位毎に時系列的に合成されてシリア
ルに伝送される。この時系列的合成デイジタル信
号は、NRZ（ノン・リターン・ツウ・ゼロ）信号
であり、セルフクロツク可能なMFM（モデイフ
アイド・フリケンシイ・モジユレーシヨン）、
3PM（３ポジシヨン・モジユレーシヨン）などの
デイジタル変調や、或いはＭ系列符号と２を法と
する加算を行なつてデータスクランブルを行なつ
てから更に周波数変調を行なうか、又は上記のデ
イジタル変調を行なわずに周波数変調を行ない、
しかる後に光ビーム等を用いてデイスクに断続す
るピツト列として記録される。
このデイスクの再生装置においては、デイスク
から再生された信号の周波数復調を行なつて得た
第１図に示す如き構成の再生デイジタル信号から
その信号に位相同期した高周波数（例えば
5.733MHz程度）のクロツク信号をクロツク再生
回路を用いて再生し、これにより得られたクロツ
ク信号に基づいて再生デイジタル信号中の同期信
号の検出やメモリ回路へのデータの書き込みなど
を行なう。
発明が解決しようとする問題点 しかるに、上記のデイジタル信号のうち同期信
号を除いた信号区間に同期信号と同じパターンの
データ（擬似同期信号）が存在していることがあ
り、この場合は上記の同期信号検出回路は上記の
擬似同期信号を同期信号であると検出してしま
い、その結果正しいデータの復調ができないとい
う問題点があつた。また、同期信号検出回路に
は、従来カウンタを使用して同期信号がドロツプ
アウト等により欠落した場合にも一定周期で同期
信号検出出力を得る構成の回路もあつたが、この
同期信号検出回路でも上記擬似同期信号を検出し
て上記カウンタをリセツトしてしまうため、やは
り擬似同期信号を同期信号として誤つて検出して
しまうこととなり、正しいデータの復調ができな
いという問題点があつた。
そこで、本発明は誤り検査符号によつて正しい
と判断された同期信号検出出力がＮ回（Ｎは２以
上の自然数）連続して得られたときにリセツトさ
れるカウンタの出力を同期信号検出信号として出
力することにより、上記の問題点を解決したデイ
ジタル信号伝送における同期信号検出回路を提供
することを目的とする。
問題点を解決するための手段 本発明は、デイジタル信号が供給され該デイジ
タル信号中の同期信号を同一固定パターンの信号
を検出する第１の検出回路と、該第１の検出回路
の検出信号出力時点より一定ビツト数の伝送期間
後の該デイジタル信号中の誤り検査符号により該
同期信号の正誤を実質的に検査する誤り検査回路
と、該デイジタル信号より抽出したクロツク信号
を計数する第１のカウンタと、該第１のカウンタ
の計数出力より１ブロツクの信号周期に略等しい
周期の信号を出力する第１のデコーダと、該誤り
検査回路が該同期信号を正しいと検査したときの
出力信号によりリセツトされ、該第１のカウンタ
の計数出力から得た上記１ブロツクの信号周期に
略等しい周期の信号を計数する計数手段と、該計
数手段の計数出力が供給されその値がＭ（ただし
Ｍは２以上の自然数）となつた時点より一定期間
遅延したパルスを出力する遅延手段と、該遅延手
段の出力パルス又は該第１のデコーダの出力信号
が発生出力された直後の該第１の検出回路の出力
検出信号により該第１のカウンタをリセツトする
手段と、該計数手段の計数出力の値が零である状
態において該第１の検出回路及び第１のデコーダ
の両出力信号が上記１ブロツクの信号周期毎にＮ
回（ただしＮは２以上の自然数）連続して一致し
たときこれを検出する第２の検出回路と、該第２
の検出回路の出力検出信号発生期間中、該第１の
検出回路の出力検出信号によりリセツトされ、か
つ、該クロツク信号を計数する第２のカウンタ
と、該第２のカウンタの計数出力をデコードして
同期信号検出信号を出力する第２のデコーダとよ
り構成したものであり、以下その一実施例につい
て図面と共に説明する。
実施例 第２図は本発明回路の一実施例の回路系統図を
示す。同図中、入力端子１には、前記したデイジ
タルオーデイオデイスクから再生され、更に周波
数復調されて第１図に示す如き信号フオーマツト
のブロツク単位で合成されている再生デイジタル
信号が入来する。この再生デイジタル信号は第１
図にSYNCで示した同期信号と同一ビツト数であ
る８ビツトのシフトレジスタ２に供給される一
方、エツジ検出回路３に供給され、ここで立上り
及び立下りの各エツジが検出された後、タンク回
路４に供給される。タンク回路４は伝送ビツトレ
ートの自然数倍の周波数（従つて伝送ビツトレー
トの１倍の場合は5.733MHz）に同調するよう構
成されており、これより再生デイジタル信号の立
上り及び立下りに位相同期した例えば5.733MHz
の正弦波を発生してフエーズ・ロツクド・ループ
（PLL）５に供給する。PLL５はデイスクの回転
むら等に起因して再生デイジタル信号中に生じて
いる時間軸変動が、タンク回路４の出力正弦波中
にもそのまま含まれているので、この時間軸変動
を吸収し、またドロツプアウトの補償を行なつて
例えば上記5.733MHzのパルスをクロツク信号と
して出力する。
シフトレジスタ２には、上記のクロツク信号が
ラツチパルス（シフトパルス）として供給され、
入力端子１よりシリアルに供給される再生デイジ
タル信号の８ビツトを一時記憶し、その８ビツト
記憶データを並列にゲート回路６へ出力する。ゲ
ート回路６は上記の入力８ビツトデータの値が前
記した同期信号と同一の固定パターンの値のとき
に、論理「１」の信号を検出信号として出力し、
それ以外のときには論理「０」の信号を出力す
る。従つて、通常は同期信号の８ビツト目がシフ
トレジスタ２に供給された時点でゲート回路６か
ら一定パルス幅（これはシフトレジスタ２がクロ
ツク信号によつてシフト動作を行なつており、ク
ロツク信号の一周期毎にシフトレジスタ２の８ビ
ツト並列データの値が更新されるから、クロツク
信号の一周期に等しい。）の論理「１」のパルス
が取り出され、後述のAND回路７及び８に夫々
供給される一方、フリツプフロツプ９のリセツト
端子に印加され、これをその立下りエツジでリセ
ツトする。
フリツプフロツプ９は上記のリセツトにより、
そのＱ出力端子より論理「０」の信号を出力し、
その立下りで第１のカウンタ１０をリセツトす
る。第１のカウンタ１０は、PLL５より取り出
された前記のクロツク信号を計数し、その計数値
出力をデコーダ１１及び１２に夫々出力する。デ
コーダ１１及び１２は、カウンタ１０の計数値
が、１ブロツク伝送周期（130ビツト伝送周期）
に等しい期間に伝送される上記クロツク信号のパ
ルス数と等しい値になつた時に論理「１」のパル
スを出力することはいずれも同じであるが、デコ
ーダ１１は入力端子１よりの再生デイジタル信号
中の第１図にCRCで示した誤り検査符号の最後
の１ビツト（第23ビツト）に位相同期したパルス
を発生出力するのに対し、第１のデコーダ１２は
第１図にSYNCで示した同期信号の最後の１ビツ
ト（第８ビツト）に位相同期したパルスを発生出
力する点が異なる。デコーダ１１の出力パルスは
カウンタ１３に供給されてここで計数され、他
方、デコーダ１２の出力パルスはAND回路７、
OR回路１４、及び誤り検査回路１５に夫々供給
される。
誤り検出回路１５はデコーダ１２の出力パルス
がリセツトパルスとして供給される一方、シフト
レジスタ２を通して再生デイジタル信号が供給さ
れ、上記リセツトパルス入来時点直後からの計
119ビツトのデータ（すなわち正常再生時では第
１図中のD1〜D4，P1，P2及びCRCの夫々の位置
に配されて伝送されるデータ）をラツチし、更に
所定の生成多項式で除算し、剰余を求める。ここ
で、誤り検査符号は記録時に計96ビツトの上記デ
ータD1〜D4，P1及びP2を所定の生成多項式で除
算を行なつて得られた23ビツトの剰余である。従
つて、誤り検査回路１５は上記記録時と同一の生
成多項式で上記の119ビツトのデータと除算を行
なつて求めた剰余が零のときはデータ誤りが無い
ものと判断し、剰余があるときはデータ誤りが有
るものと判断する。ここで、データ誤りが有る場
合は、同期信号が誤つている場合が多く、データ
誤りが無い場合は同期信号は正しいといえる。従
つて、誤り検査回路１５はデータの正誤の検査か
ら間接的に同期信号の正誤を検査しており、デー
タ誤りが無いときは同期信号は正しいものと判定
して例えば論理「１」のパルスを誤り検査符号の
最後の１ビツトに位相同期して発生してカウンタ
１３をリセツトし、他方、データ誤りが有るとき
は同期信号も誤つているものと判定して論理
「０」の信号を引続き出力する。このため、カウ
ンタ１３は同期信号が誤つていると判定されたと
きには、リセツトされない。
従つて、正常再生時（１ブロツクの信号中の同
期信号以外の連続する８ビツトのデータが同期信
号と同一の値でないとき）には、カウンタ１３に
は同じタイミングでデコーダ１１の出力パルスと
誤り検査回路１５よりのリセツトパルスとが供給
されるので、カウンタ１３の計数値は零であり、
計数値出力の例えば最下位ビツト（LSB）の信
号はインバータ１６により常に論理「１」である
信号に変換された後AND回路７に供給される。
また、正常再生時にはカウンタ１３の計数出力信
号は常に論理「０」であり、この計数出力信号は
立上りエツジ検出回路１７を通してシフトレジス
タ１８に供給されるので、シフトレジスタ１８の
出力信号も常に論理「０」となる。このシフトレ
ジスタ１８の出力信号はデコーダ１２の出力パル
スと共にOR回路１４を通してフリツプフロツプ
９のセツト端子に印加され、その立上りでフリツ
プフロツプ９をセツト状態にする。
これにより、デイスクの再生直後はゲート回路
６とデコーダ１２の各出力パルスの発生時期は一
致していないが、ゲート回路６より検出信号が一
旦出力された以後は、ゲート回路６及びデコーダ
１２は正常再生時にはいずれも再生デイジタル信
号中の同期信号の最後の１ビツトに位相同期し
た、１ブロツク信号の周期に等しい周期で１ビツ
ト伝送期間のパルス幅をもつパルスを同時に発生
し、かつ、シフトレジスタ１８の出力信号は常に
論理「０」となる。従つて、フリツプフロツプ９
はデコーダ１２の出力パルスの立上りでセツトさ
れた後、１ビツト伝送期間後のゲート回路６の出
力検出信号の立下りでリセツトされることにな
る。フリツプフロツプ９がリセツトされると、カ
ウンタ１０も同様にリセツトされる。以下、上記
と同様の動作が繰り返される。
また、AND回路７はゲート回路６及びデコー
ダ１２の各出力パルスと、正常再生時には常に論
理「１」であるインバータ１６の出力信号とが
夫々供給され、これらの論理積をとつて得たゲー
ト回路６及びデコーダ１２の各出力パルスと同位
相、同一波形のパルスをシフトレジスタ１９に供
給する。シフトレジスタ１９は後述の出力端子２
４の出力同期信号検出信号から生成された入力端
子２０よりの１ブロツク伝送周期に等しい周期の
シフトパルスにより、AND回路７の出力パルス
を順次シフトし、そのＮビツト（ただし、Ｎは２
以上の自然数で、例えば８又は16）の並列出力信
号をゲート回路２１へ供給する。
ゲート回路２１はシフトレジスタ１９のＮビツ
ト並列出力がいずれも論理「１」であるときにの
み、すなわち、ゲート回路６及びデコーダ１２の
両出力パルスが、１ブロツク伝送周期毎にＮ回連
続して一致したときにのみ、この状態を検出して
論理「１」の検出信号をAND回路８へ出力する。
従つて、上記のＮ回連続して一致した場合以降で
は再生デイジタル信号中の同期信号がドロツプア
ウト等により欠落した場合、又は誤り検査回路１
５により同期信号の誤りが検出された場合を除
き、ゲート回路２１からは常時論理「１」の信号
が取り出される。AND回路８はゲート回路２１
より論理「１」の信号が供給されているときは、
ゲート回路６より取り出された、再生同期信号の
第８ビツト目に位相同期し、かつ、１ブロツク伝
送周期のパルスを通過させてOR回路２５を介し
て第２のカウンタ２２のリセツト端子に印加さ
せ、これをリセツトさせる。
第２のカウンタ２２はPLL５の出力クロツク
信号を計数し、その計数出力を第２のデコーダ２
３へ出力する。第２のデコーダ２３はデコーダ１
２と同様に、カウンタ２２の計数値が、１ブロツ
ク伝送周期に等しい期間に伝送されるPLL５の
出力クロツク信号のパルス数と等しい値になつた
時に論理「１」のパルスを出力する構成とされて
いる。従つて、ゲート回路６の検出信号とデコー
ダ１２の出力パルスとが、１ブロツク伝送周期毎
にＮ回連続して夫々一致している正常再生時に
は、第１及び第２のカウンタ１０及び２２は夫々
ゲート回路６よりの同一の検出信号によりリセツ
トされて同期しており、デコーダ２３はデコーダ
１２と同様に１ブロツク伝送周期で、かつ、再生
同期信号の第８ビツト目の位相同期したパルスを
発生出力し、この出力パルスを同期信号検出信号
として出力端子２４を介して、再生デイジタル信
号中のデイジタルデータや誤り検査符号及び誤り
訂正符号を取り込む回路に基準信号として供給す
る。
以上は正常再生時の動作であるが、次に１ブロ
ツクの信号中の同期信号以外の連続する８ビツト
のデータの値が、同期信号と同一の値であつた場
合の動作につき説明する。この場合は、上記の８
ビツトのデータの最後のビツトのデータ再生時点
で、ゲート回路６より偽の検出信号が出力され、
AND回路７及び８に供給される一方、フリツプ
フロツプ９をリセツトする。このため、ゲート回
路６より偽の検出信号が出力された時点直後では
デコーダ１２の出力は論理「０」となり、よつて
AND回路７の出力は論理「０」となる。これに
より、シフトレジスタ１９のＮビツト並列出力の
うち１ビツトが論理「０」となり、ゲート回路２
１の出力信号は論理「０」となつてAND回路８
をゲート「閉」状態とする。従つて、AND回路
８はゲート回路６よりの偽の検出信号がカウンタ
２２のリセツト端子へ供給されることを阻止し、
これによりカウンタ２２はリセツトされることな
くPLL５よりのクロツク信号の計数を引続して
計数しデコーダ２３の出力がOR回路２５を介し
てカウンタ２２のリセツト端子Ｒに加えられてセ
ツトされる。これにより、デコーダ２３からは偽
の検出信号が発出しても、これに影響されること
なく、デコーダ２３の出力周期に応じて常に１ブ
ロツク伝送周期の同期信号検出信号が取り出され
る。
またゲート回路６より偽の検出信号が出力され
ると、カウンタ１０がそれによりリセツトされ、
そのリセツト時点より１ブロツク伝送周期後にデ
コーダ１２からパルスが出力され、フリツプフロ
ツプ９をセツト状態とする一方、誤り検査回路１
５にリセツトパルスとして印加される。従つて、
誤り検査回路１５は同期信号と同一の固定パター
ンの値のデータの直後よりの計119ビツトのデー
タを取り込み、所定の除算動作を行なつてその剰
余を述める動作を行なうこととなるが、上記の
119ビツトのデータは第１図に示したD1〜D4，
P1，P2及びCRCの正規のデータ位置とは異なる
位置の計119ビツトのデータで、次のブロツクの
同期信号を含んでおり、このため剰余が生じ、同
期信号は誤りであることを検出できる。これによ
り、誤り検査回路１５はカウンタ１３にリセツト
パルスを送出しないため、カウンタ１３はデコー
ダ１１の出力パルスを計数する。上記の同期信号
と同一パターンのデータは殆ど発生することはな
いが、発生した場合は通常１ブロツク伝送周期で
複数回連続して現われ、いまＭ回（ただし、Ｍは
自然数で、例えば８回）連続して現われたものと
すると、カウンタ１３がデコーダ１１の出力パル
スをＭ回計数する。すると、カウンタ１３は第３
図Ｂに示す如く、計数値がＭになつた時刻t1で論
理「１」のパルスを発生し、このパルスを立上り
エツジ検出回路１７に供給し、ここで立上りエツ
ジが検出されて同図Ｃに示す如き信号に変換され
た後シフトレジスタ１８に供給する。また一方、
カウンタ１３はデコーダ１１の出力パルスを１回
計数すると、インバータ１６へ論理「１」の信号
を供給し、これによりAND回路７をゲート「閉」
の状態に制御する。
シフトレジスタ１８はPLL５よりの前記クロ
ツク信号をシフトパルスとして供給され、立上り
エツジ検出回路１７の出力パルスを同期信号の伝
送期間よりも長い一定期間遅延して第３図Ｄに示
す如き遅延パルスをOR回路１４を通してフリツ
プフロツプ９のセツト端子に印加し、その立上り
でこれをセツト状態とする。このため、フリツプ
フロツプ９のＱ出力は第３図Ｅに示す如く論理
「１」となる。
ここで、シフトレジスタ１８で一定期間遅延す
るのは、擬似同期信号は１ブロツク伝送周期で複
数回データ中に連続して存在していることが多い
ので、遅延しないとするとこれらの擬似同期信号
に同期がかかつてしまう。そこで、一定期間遅延
することにより、第３図Ａに破線で示す如くこの
一定遅延期間内にゲート回路６より擬似同期信号
の検出出力が発生しても、フリツプフロツプ９を
リセツト状態に保持しておくことができ、よつて
この擬似同期信号の検出出力の発生によつてカウ
ンタ１０がリセツトされることを防止することが
でき、これにより上記の擬似同期信号に同期する
という現象を防止することができる。
そして、上記の動作が繰り返されて最終的に誤
り検査回路１５によつて正規の119ビツトのデー
タがラツチされて除算が行なわれることにより、
同期信号の誤りが無いことが検査されると（この
検査時刻をt2とする）、その検査出力によつてカ
ウンタ１３がリセツトされ、これによりカウンタ
１３の計数出力信号は第３図Ｂに示す如く時刻t2
で論理「０」となり、更に時刻t2より11ビツト伝
送期間後の次のブロツクの同期信号の最後の１ビ
ツト伝送期間には、ゲート回路６より第３図Ａに
実線で示す如く、正しい同期信号検出出力が取り
出される。この同期信号検出出力は、フリツプフ
ロツプ９をその立下りでリセツトし、これにより
フリツプフロツプ９のＱ出力端子からは第３図Ｅ
に示す如く論理「０」の信号が取り出され、カウ
ンタ１０をこのＱ出力の立下りでリセツトする。
カウンタ１０が再びリセツトされ、更にその後
Ｎ回連続して同期信号が再生されると、ゲート回
路２１の出力は再び論理「１」となつてAND回
路８をゲート回路６の出力検出信号の通過可能状
態とし、カウンタ２２はゲート回路６の出力検出
信号でリセツトされる。従つて、デコーダ２３か
ら取り出される同期信号検出信号は、時刻t1より
カウンタ２２がリセツトされるまでの期間は時刻
t1直前に取り出されたゲート回路６の出力検出信
号に基づきPLL５の出力クロツク信号を計数し
て得た１ブロツク伝送期間を周期とする信号であ
り、またカウンタ２２がリセツトされてからは正
常再生のときはゲート回路６の出力検出信号に位
相同期した信号となる。
次にデイジタル信号中の同期信号の一部がドロ
ツプアウト等により欠落した場合について説明す
る。この場合は、デコーダ１１及び１２より１ブ
ロツク伝送周期に等しい周期をもつパルスが正常
再生時と同様に出力されるのに対し、ゲート回路
６からは検出信号は出力されない。このため、
AND回路７の出力信号は論理「０」となり、ゲ
ート回路２１の出力信号も論理「０」となる。従
つて、カウンタ２２は偽の検出信号発生時と同様
に、クロツク信号の計数を継続し、デコーダ２３
よりその直前に検出された真の同期信号検出時点
より１ブロツク伝送周期後に同期信号検出信号を
自ら生成して出力させる。従つて、同期信号の一
部欠落も補償することができる。
応用例 なお、上記の実施例ではデイジタル信号はデイ
スクに記録されており、これを再生する装置に適
用する場合について説明したが、磁気テープ等の
他の記録媒体に記録されている場合にも同様に適
用することができる。また、デイジタル信号の信
号フオーマツトは第１図のものに限定されるもの
ではない。
効 果 上述の如く、本発明によれば、デイジタル信号
中の同期信号の正誤を実質的に検査する誤り検査
回路の同期信号正常再生時の検査出力によつてリ
セツトされ、１ブロツクの信号周期に略等しい周
期の信号を計数する計数手段の計数値が零である
状態において、デイジタル信号中の同期信号と同
一パターンの信号を検出する第１の検出回路の出
力信号と、この第１の検出回路の出力信号により
リセツトされ、かつ、デイジタル信号より抽出し
たクロツク信号を計数する第１のカウンタのその
計数出力が供給される第１のデコーダからの１ブ
ロツクの信号周期に略等しい周期の信号とが夫々
１ブロツクの信号周期毎にＮ回（ただしＮは２以
上の自然数）連続して一致したときにのみ、上記
第１の検出回路の出力検出信号で第２のカウンタ
をリセツトするようにしたので、同期信号以外の
データに同期信号と同一固定パターンのデータ
（擬似同期信号）が存在していても、誤り検査回
路により同期信号の正誤の実質的な検査をしてお
り、正しくない場合は再度同期信号の正誤の検査
を繰り返すこととなり、擬似同期信号を誤つて同
期信号として検出してしまうことがなく、また上
記擬似同期信号は稀にしか発生しないが、発生し
た場合は周期的に現われるが、Ｍ回（ただし、Ｍ
は２以上の自然数）連続して誤り検査回路により
同期信号の誤りが検査されたときには、一定期間
遅延したパルスの次の前記第１の検出回路の出力
検出信号により、前記誤り検査回路の動作タイミ
ングを定めるリセツトパルスを発生出力する第１
のデコーダに計数出力を供給するための前記第１
のカウンタをリセツトするようにしたので、擬似
同期信号に同期してまうことを防止することもで
き、以上より擬似同期信号が存在していても、こ
れに影響されることなく、前記クロツク信号を計
数する第２のカウンタの計数出力から高精度に再
生同期信号に位相同期した同期信号検出信号を発
生出力することができ、また再生同期信号の一部
が欠落した場合にも、欠落する前の正しい周期の
第１の検出回路よりの検出信号に基づいて第２の
カウンタは動作しているので、第２のカウンタの
計数出力から正しい周期の同期信号検出信号を発
生出力することができ、従つて常にデイジタル信
号中のデイジタルデータを正しく取り込ませるこ
とができる等の特長を有するものである。
【図面の簡単な説明】
第１図はデイジタル信号の１ブロツク（フレー
ム）の構成の一例を模式的に示す図、第２図は本
発明回路の一実施例を示す回路系統図、第３図Ａ
〜Ｅは夫々第２図図示回路系統の動作説明用タイ
ムチヤートである。 １…再生デイジタル信号入力端子、２，１８，
１９…シフトレジスタ、６，２１…ゲート回路、
９…フリツプフロツプ、１０…第１のカウンタ、
１１，１２，２３…デコーダ、１３…カウンタ、
１５…誤り検査回路、２２…第２のカウンタ、２
４…同期信号検出信号出力端子。

Claims (1)

    【特許請求の範囲】
  1. １ 情報信号でデイジタル変調して得られたデイ
    ジタルデータに固定パターンの同期信号と該同期
    信号に対して一定ビツト数離れた位置に配置され
    る誤り検査符号とが少なくとも付加されてなる１
    ブロツクの信号が、該ブロツク単位毎に時系列的
    に合成されたデイジタル信号の伝送において、該
    デイジタル信号が供給され該デイジタル信号中の
    該同期信号と同一固定パターンの信号を検出する
    第１の検出回路と、該第１の検出回路の検出信号
    出力時点より上記一定ビツト数の伝送期間後の該
    デイジタル信号中の誤り検査符号により該同期信
    号の正誤を実質的に検査する誤り検査回路と、該
    デイジタル信号より抽出したクロツク信号を計数
    する第１のカウンタと、該第１のカウンタの計数
    出力より上記１ブロツクの信号周期に略等しい周
    期の信号を出力する第１のデコーダと、該誤り検
    査回路が該同期信号を正しいと検査したときの出
    力信号によりリセツトされ、該第１のカウンタの
    計数出力から得た上記１ブロツクの信号周期に略
    等しい周期の信号を計数する計数手段と、該計数
    手段の計数出力が供給されその値がＭ（ただしＭ
    は２以上の自然数）となつた時点より一定期間遅
    延したパルスを出力する遅延手段と、該遅延手段
    の出力パルス又は該第１のデコーダの出力信号が
    発生出力された直後の該第１の検出回路の出力検
    出信号により該第１のカウンタをリセツトする手
    段と、該計数手段の計数出力の値が零である状態
    において該第１の検出回路及び第１のデコーダの
    両出力信号が上記１ブロツクの信号周期毎にＮ回
    （ただしＮは２以上の自然数）連続して一致した
    ときこれを検出する第２の検出回路と、該第２の
    検出回路の出力検出信号発生期間中、該第１の検
    出回路の出力検出信号によりリセツトされ、か
    つ、該クロツク信号を計数する第２のカウンタ
    と、該第２のカウンタの計数出力をデコードして
    同期信号検出信号を出力する第２のデコーダとよ
    りなることを特徴とするデイジタル信号伝送にお
    ける同期信号検出回路。
JP58095337A 1983-05-30 1983-05-30 デイジタル信号伝送における同期信号検出回路 Granted JPS59221047A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP58095337A JPS59221047A (ja) 1983-05-30 1983-05-30 デイジタル信号伝送における同期信号検出回路
US06/615,237 US4596981A (en) 1983-05-30 1984-05-29 Synchronizing signal detecting circuit in a digital signal transmitting system
FR8408413A FR2547139B1 (fr) 1983-05-30 1984-05-29 Circuit de detection de signaux de synchronisation dans un systeme de transmission de signaux numeriques
GB08413749A GB2143406B (en) 1983-05-30 1984-05-30 Synchronizing signal detecting circuit in a digital signal transmitting system
DE3420169A DE3420169A1 (de) 1983-05-30 1984-05-30 Synchronsignal-detektorschaltung in einem digitalsignaluebertragungssystem

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58095337A JPS59221047A (ja) 1983-05-30 1983-05-30 デイジタル信号伝送における同期信号検出回路

Publications (2)

Publication Number Publication Date
JPS59221047A JPS59221047A (ja) 1984-12-12
JPS6412143B2 true JPS6412143B2 (ja) 1989-02-28

Family

ID=14134889

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58095337A Granted JPS59221047A (ja) 1983-05-30 1983-05-30 デイジタル信号伝送における同期信号検出回路

Country Status (5)

Country Link
US (1) US4596981A (ja)
JP (1) JPS59221047A (ja)
DE (1) DE3420169A1 (ja)
FR (1) FR2547139B1 (ja)
GB (1) GB2143406B (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS612435A (ja) * 1984-06-14 1986-01-08 Nec Corp 受信位置予測装置
DE3510296A1 (de) * 1985-03-22 1986-09-25 Telefunken Fernseh Und Rundfunk Gmbh, 3000 Hannover System zur synchronisation von digitalen informationssignalen
US4724425A (en) * 1985-07-18 1988-02-09 Gerhart Roland T Security and alarm system
US4686526A (en) * 1985-09-12 1987-08-11 The United States Of America As Represented By The United States Department Of Energy Remote reset circuit
GB8609499D0 (en) * 1986-04-18 1986-05-21 Gen Electric Co Plc Digital transmission system
CA1298005C (en) * 1987-03-31 1992-03-24 Kazuo Iguchi Frame synchronizing apparatus
US4744081A (en) * 1987-05-18 1988-05-10 Northern Telecom Limited Frame find circuit and method
DE3722567A1 (de) * 1987-07-08 1989-01-19 Siemens Ag Verfahren und schaltungsanordnung zur rahmensynchronisierung
JPS6449450A (en) * 1987-08-20 1989-02-23 Victor Company Of Japan Header detecting method
DE3728792A1 (de) * 1987-08-28 1989-03-09 Thomson Brandt Gmbh Schaltungsanordnung zur erkennung und/oder ueberwachung von in einem seriellen datenstrom enthaltener synchronworte
JP2597872B2 (ja) * 1988-02-13 1997-04-09 日本電信電話株式会社 ブロック同期方式
EP0348758A3 (en) * 1988-06-17 1991-05-02 Ixys Corporation Circuit for providing isolation between components of a power control system and for communicating power and data through the isolation media
US4890304A (en) * 1988-11-07 1989-12-26 Advanced Micro Devices, Inc. Reliable recovery of data in encoder/decoder
JPH03102939A (ja) * 1989-09-14 1991-04-30 Toshiba Corp セル同期方式
US5054035A (en) * 1989-12-21 1991-10-01 At&T Bell Laboratories Digital signal quality evaluation circuit using synchronization patterns
FR2664770A1 (fr) * 1990-07-11 1992-01-17 Bull Sa Procede et systeme de transmission numerique de donnees en serie.
US5223989A (en) * 1991-04-25 1993-06-29 Storage Technology Corporation Data detection circuit having a pulse shape and amplitude measuring sampling detector
DE69227867T2 (de) * 1991-08-30 1999-05-27 Nec Corp., Tokio/Tokyo Schaltungsanordnung zur Detektion eines Synchronisationssignals in einer Datenübertragung mit Rahmensynchronisation
GB9126505D0 (en) * 1991-12-13 1992-02-12 Plessey Telecomm Telecommunications system and method
DE4313960C1 (de) * 1993-04-28 1994-09-29 Siemens Ag Schaltung zur Erkennung von Synchronisierungsfolgen
JP3048504B2 (ja) * 1994-09-26 2000-06-05 沖電気工業株式会社 信号検出回路及びフレーム同期回路
US5757869A (en) * 1995-07-28 1998-05-26 Adtran, Inc. Apparatus and method for detecting frame synchronization pattern/word in bit-stuffed digital data frame
US5682770A (en) * 1996-08-02 1997-11-04 Wang; Ping-Shin Jacquard mechanism of a circular knitting machine
JP2000115263A (ja) * 1998-09-30 2000-04-21 Matsushita Electric Ind Co Ltd ディジタル放送復調装置
FR2808140B1 (fr) * 2000-04-20 2002-07-05 St Microelectronics Sa Circuit de detection de signaux electriques a une frequence determinee
GB2366971A (en) * 2000-09-13 2002-03-20 Marconi Comm Ltd Bit and frame synchronisation
RU2179787C1 (ru) * 2000-11-08 2002-02-20 Военный университет связи Устройство управления передачей данных в канале множественного доступа
GB2380909A (en) * 2001-10-09 2003-04-16 Ubinetics Blind transport format detection via signal power changes
KR100856400B1 (ko) * 2002-04-12 2008-09-04 삼성전자주식회사 동기 코드 복구 회로 및 그 방법
US7496780B2 (en) * 2003-02-11 2009-02-24 Agere Systems Inc. Reduction of data skew in parallel processing circuits
US7434150B1 (en) 2004-03-03 2008-10-07 Marvell Israel (M.I.S.L.) Ltd. Methods, circuits, architectures, software and systems for determining a data transmission error and/or checking or confirming such error determinations
US7360142B1 (en) 2004-03-03 2008-04-15 Marvell Semiconductor Israel Ltd. Methods, architectures, circuits, software and systems for CRC determination
TW200638335A (en) * 2005-04-13 2006-11-01 Dolby Lab Licensing Corp Audio metadata verification
US9998278B2 (en) * 2015-09-07 2018-06-12 Rohde & Schwarz Gmbh & Co. Kg Method and apparatus for synchronization of a decoding unit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1582790A (ja) * 1968-01-16 1969-10-10
US3586776A (en) * 1969-04-16 1971-06-22 Motorola Inc Digital communication synchronization system including synchronization signal termination recognition means
US3873920A (en) * 1973-12-12 1975-03-25 Bell Telephone Labor Inc Variable block length synchronization system
US3971880A (en) * 1974-10-16 1976-07-27 Kaman Sciences Corporation Phase stable transmission cable
DE2838228B2 (de) * 1977-09-06 1981-03-26 Motorola, Inc., Schaumburg, Ill. Verfahren zum Synchronisieren einer Datenbitfolge
NL176420C (nl) * 1977-09-29 1985-04-01 Nederlanden Staat Synchronisatieinrichting voor het afgeven van een met een in een inkomend digitaal signaal aanwezig synchronisatieteken overeenkomend synchronisatiesignaal.
NL7811004A (nl) * 1978-11-06 1980-05-08 Philips Nv Stelsel met woordsynchronisatie voor een serieele signaalreeks.
JPS55107360A (en) * 1979-02-08 1980-08-18 Matsushita Electric Ind Co Ltd Detector for synchronizing signal
GB2089178B (en) * 1980-11-18 1984-07-04 Sony Corp Digital signal processing
JPS5823312A (ja) * 1981-07-31 1983-02-12 Nec Home Electronics Ltd デイジタル・オ−デイオデイスクの同期信号取出し回路

Also Published As

Publication number Publication date
DE3420169A1 (de) 1984-12-06
DE3420169C2 (ja) 1987-05-21
GB2143406B (en) 1986-11-05
GB8413749D0 (en) 1984-07-04
DE3420169C3 (ja) 1990-06-21
FR2547139A1 (fr) 1984-12-07
GB2143406A (en) 1985-02-06
FR2547139B1 (fr) 1993-02-12
JPS59221047A (ja) 1984-12-12
US4596981A (en) 1986-06-24

Similar Documents

Publication Publication Date Title
JPS6412143B2 (ja)
US4145683A (en) Single track audio-digital recorder and circuit for use therein having error correction
JPS58118013A (ja) デジタル・コード化されたデータ信号を再生する装置
US5021897A (en) Memory system for recording and reproducing block unit data
JPS6215946B2 (ja)
US5625505A (en) Method of and apparatus for regenerating partial-response record signal
US5623467A (en) Data recording apparatus for recording data in sector units
JPS58139317A (ja) メモリ装置
US4173014A (en) Apparatus and method for receiving digital data at a first rate and outputting the data at a different rate
US5175655A (en) Method and apparatus for verifying a signal recorded in an encoded form on a medium
US5228041A (en) Sync signal detection system in a memory system for recording and reproducing block unit data
JPS6016028B2 (ja) タイムコ−ド読取装置
US3656149A (en) Three frequency data separator
KR910003378B1 (ko) 디지탈 신호 복조 및 재생장치
JPS6136306B2 (ja)
JP3442945B2 (ja) 同期回路
JP3210323B2 (ja) Ｒｅｓｙｎｃ検出回路
JPS59221809A (ja) デイジタル信号伝送における同期信号検出回路
KR830000671B1 (ko) 오차교정회로를 내재한 단일트랙 디지탈 녹음기
JPS61206988A (ja) 磁気ディスク装置
JPH0646485B2 (ja) デイジタルデ−タ記録再生装置
JP2600152B2 (ja) ブロツクアドレス検出回路
KR100223160B1 (ko) 디지탈-브이씨알(d-vcr)의 동기신호 기록.검출방법 및 그 장치
JPH07105790B2 (ja) ディジタル信号の伝送方法
KR0148176B1 (ko) 디지탈재생시스템의 데이타처리방법 및 장치