JPS6412407B2 - - Google Patents
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- JPS6412407B2 JPS6412407B2 JP56131424A JP13142481A JPS6412407B2 JP S6412407 B2 JPS6412407 B2 JP S6412407B2 JP 56131424 A JP56131424 A JP 56131424A JP 13142481 A JP13142481 A JP 13142481A JP S6412407 B2 JPS6412407 B2 JP S6412407B2
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- triangular wave
- digital
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/06—Generating pulses having essentially a finite slope or stepped portions having triangular shape
Landscapes
- Analogue/Digital Conversion (AREA)
- Control Of Eletrric Generators (AREA)
- Electrophonic Musical Instruments (AREA)
- Electrotherapy Devices (AREA)
Description
【発明の詳細な説明】
本発明は関数発生器に関し、詳しくは波形の対
称性が制御できる三角波を発生する回路に関す
る。
称性が制御できる三角波を発生する回路に関す
る。
関数発生器は、制御可能な周波数を有する三角
波を発生した後この三角波を変換して矩形波、正
弦波等の種々の波形を出力する回路であり、多く
の技術分野で広く利用されている。第１図は三角
波を発生する従来の関数発生器のブロツク図であ
る。電流源（カレントソース）１０の出力電流IU
及び電流シンク（カレントシンク）１２への流入
電流IDは、スイツチ制御回路２０で制御される電
流路切換スイツチ１４を介して、コンデンサ１６
を交互に充放電する。コンデンサ１６の両端電圧
は緩衝増幅器１８に印加され、この緩衝増幅器１
８の出力は出力端子２２から取り出されると共に
スイツチ制御回路２０にも加えられる。
波を発生した後この三角波を変換して矩形波、正
弦波等の種々の波形を出力する回路であり、多く
の技術分野で広く利用されている。第１図は三角
波を発生する従来の関数発生器のブロツク図であ
る。電流源（カレントソース）１０の出力電流IU
及び電流シンク（カレントシンク）１２への流入
電流IDは、スイツチ制御回路２０で制御される電
流路切換スイツチ１４を介して、コンデンサ１６
を交互に充放電する。コンデンサ１６の両端電圧
は緩衝増幅器１８に印加され、この緩衝増幅器１
８の出力は出力端子２２から取り出されると共に
スイツチ制御回路２０にも加えられる。
第１図の回路の動作は次の通りである。先ず、
スイツチ１４の切換位置が電流源１０側にあり、
コンデンサ１６を電流IUで直線状に充電すると仮
定すれば、三角波の正の傾斜部分が発生する。コ
ンデンサ１６の両端電圧が上限閾値VUに達する
と、スイツチ制御回路２０がスイツチ１４を電流
シンク１２側に切り換えるので、コンデンサ１６
から電流IDが電流シンク１２に流入し、三角波の
負の直線状傾斜部分が生ずる。三角波（即ち、コ
ンデンサ１６の両端電圧）が下限閾値VLまで下
ると、再びスイツチ１４が電流源１０に切り換つ
て上述の動作が繰り返される。したがつて、出力
端子２２から振幅がVUとVL間で変化する三角波
が得られる。
スイツチ１４の切換位置が電流源１０側にあり、
コンデンサ１６を電流IUで直線状に充電すると仮
定すれば、三角波の正の傾斜部分が発生する。コ
ンデンサ１６の両端電圧が上限閾値VUに達する
と、スイツチ制御回路２０がスイツチ１４を電流
シンク１２側に切り換えるので、コンデンサ１６
から電流IDが電流シンク１２に流入し、三角波の
負の直線状傾斜部分が生ずる。三角波（即ち、コ
ンデンサ１６の両端電圧）が下限閾値VLまで下
ると、再びスイツチ１４が電流源１０に切り換つ
て上述の動作が繰り返される。したがつて、出力
端子２２から振幅がVUとVL間で変化する三角波
が得られる。
第２図は従来の関数発生器の一具体例の回路図
である。電流源１０′は、トランジスタ（TR）
対２４，２６、演算増幅器２８、抵抗器３４，３
６、ポテシヨメータ３２等から成つている。TR
対２４，２６のベースは演算増幅器２８の出力端
に接続し、エミツタは夫々抵抗器３４，３６を介
してポテンシヨメータ３２の固定端に接続し、ポ
テンシヨメータ３２の摺動子は正電圧源に接続し
ている。演算増幅器２８は、その反転入力端に接
続したTR２６のエミツタの電圧と、ポテシヨメ
ータ３０から非反転入力端に印加される制御可能
な基準電圧とを比較する。TR２４のコレクタ電
流は第１図で示した充電々流IUであり、TR２６
のコレクタ電流は、放電々流IDを流す電流ミラー
（カレントミラー）回路１２′を駆動するために用
いられる。電流ミラー回路１２′は３個のTR３
８，４０，４２、２個の抵抗器４４，４５から成
り、TR４２のコレクタ・エミツタ接合部及び抵
抗器４５は、TR２６のコレクタと負電圧源間に
直列接続している。TR３８のコレクタ電流は放
電々流IDであり、電流路切換スイツチ１４は４個
のダイオードａ〜ｄから成るダイオード・ブリツ
ジ回路である。尚、電流ミラー回路１２′は、本
出願人に係る特公昭49−9819号公報に開示された
所謂ウイルソン電流ミラー回路である。
である。電流源１０′は、トランジスタ（TR）
対２４，２６、演算増幅器２８、抵抗器３４，３
６、ポテシヨメータ３２等から成つている。TR
対２４，２６のベースは演算増幅器２８の出力端
に接続し、エミツタは夫々抵抗器３４，３６を介
してポテンシヨメータ３２の固定端に接続し、ポ
テンシヨメータ３２の摺動子は正電圧源に接続し
ている。演算増幅器２８は、その反転入力端に接
続したTR２６のエミツタの電圧と、ポテシヨメ
ータ３０から非反転入力端に印加される制御可能
な基準電圧とを比較する。TR２４のコレクタ電
流は第１図で示した充電々流IUであり、TR２６
のコレクタ電流は、放電々流IDを流す電流ミラー
（カレントミラー）回路１２′を駆動するために用
いられる。電流ミラー回路１２′は３個のTR３
８，４０，４２、２個の抵抗器４４，４５から成
り、TR４２のコレクタ・エミツタ接合部及び抵
抗器４５は、TR２６のコレクタと負電圧源間に
直列接続している。TR３８のコレクタ電流は放
電々流IDであり、電流路切換スイツチ１４は４個
のダイオードａ〜ｄから成るダイオード・ブリツ
ジ回路である。尚、電流ミラー回路１２′は、本
出願人に係る特公昭49−9819号公報に開示された
所謂ウイルソン電流ミラー回路である。
次に、第２図の回路の動作について説明する。
ポテンシヨメータ３２の摺動子の位置が中点とな
るように調整すれば、TR２４，２６の夫々を流
れる電流は等しくなる。更に、抵抗器４４，４５
の抵抗を等しくすれば、TR３８のコレクタ電流
はTR２６のコレクタ電流と等しくなる。即ち、
ポテンシヨメータ３２の摺動子の位置が中央にあ
る場合には、電流IUはIDに等しい。入力端子２３
に加わる入力電圧が比較的高レベルの場合には、
ダイオードａ及びｄはオンとなり、ダイオードｂ
及びｃはオフとなる。したがつて、充電々流IUが
コンデンサ１６に流入し、電流IDは入力端子２３
からダイオードｄを介してTR３８に流れる。第
１図を参照して説明したように、三角波電圧が上
限閾値電圧VUに達するまで（時点t2（第３図））、
三角波の正の傾斜部分が発生する（第３図の期間
t0〜t2）。時点t2で、入力端子２３への印加電圧が
低レベルに変化してスイツチ１４が切り換る。即
ち、ダイオードｂ及びｃがオンとなり、ダイオー
ドａ及びｄはオフとなるので、三角波の負の傾斜
部分が発生する（第３図の期間t2〜t4）。期間t0〜
t2（T1とする）及び期間t2〜t4（T2とする）は、コ
ンデンサ１６の静電容量Ｃとすれば、夫々次式で
表わすことができる。
ポテンシヨメータ３２の摺動子の位置が中点とな
るように調整すれば、TR２４，２６の夫々を流
れる電流は等しくなる。更に、抵抗器４４，４５
の抵抗を等しくすれば、TR３８のコレクタ電流
はTR２６のコレクタ電流と等しくなる。即ち、
ポテンシヨメータ３２の摺動子の位置が中央にあ
る場合には、電流IUはIDに等しい。入力端子２３
に加わる入力電圧が比較的高レベルの場合には、
ダイオードａ及びｄはオンとなり、ダイオードｂ
及びｃはオフとなる。したがつて、充電々流IUが
コンデンサ１６に流入し、電流IDは入力端子２３
からダイオードｄを介してTR３８に流れる。第
１図を参照して説明したように、三角波電圧が上
限閾値電圧VUに達するまで（時点t2（第３図））、
三角波の正の傾斜部分が発生する（第３図の期間
t0〜t2）。時点t2で、入力端子２３への印加電圧が
低レベルに変化してスイツチ１４が切り換る。即
ち、ダイオードｂ及びｃがオンとなり、ダイオー
ドａ及びｄはオフとなるので、三角波の負の傾斜
部分が発生する（第３図の期間t2〜t4）。期間t0〜
t2（T1とする）及び期間t2〜t4（T2とする）は、コ
ンデンサ１６の静電容量Ｃとすれば、夫々次式で
表わすことができる。
T1＝t2−t0＝CV／IU …(1)
T2＝t4−t2＝CV／ID …(2)
(1)及び(2)式から三角波の周期Ｔは
Ｔ＝T1＋T2＝（１／IU＋１／ID）CV …(3)
である。
(3)式から、三角波の周期Ｔは、Ｃ、Ｖ、IU及び
IDの関数であり、静電容量Ｃに比例し、電流IU及
びIDの逆数の和に比例することが判る。演算増幅
器２８の非反転入力端に印加される基準電圧を低
くして電流IU及びIDを大きくすれば、三角波の周
波数は高くなり、逆に基準電圧を高くして電流IU
及びIDを小さくすれば三角波の周波数は低くな
る。尚、電流IU及びIDの大きさはポテンシヨメー
タ３０の摺動子の位置によつて制御できる。
IDの関数であり、静電容量Ｃに比例し、電流IU及
びIDの逆数の和に比例することが判る。演算増幅
器２８の非反転入力端に印加される基準電圧を低
くして電流IU及びIDを大きくすれば、三角波の周
波数は高くなり、逆に基準電圧を高くして電流IU
及びIDを小さくすれば三角波の周波数は低くな
る。尚、電流IU及びIDの大きさはポテンシヨメー
タ３０の摺動子の位置によつて制御できる。
三角波の対称性はポテンシヨメータ３２によつ
て制御される。即ち、ポテンシヨメータ３２の摺
動子を図面上右方に移動させるとIUが増大してID
が減少し、一方、摺動子を左方に移動させるとIU
が減少してIDが増大する。
て制御される。即ち、ポテンシヨメータ３２の摺
動子を図面上右方に移動させるとIUが増大してID
が減少し、一方、摺動子を左方に移動させるとIU
が減少してIDが増大する。
しかし、第２図に示した従来の関数発生器で
は、出力波形の対称性を変えると出力周波数が変
化するという問題があつた。即ち、従来の関数発
生器は、波形の対称性制御と出力信号周波数との
間に不可避的な相互干渉があり、このため所定周
波数及び所定の対称性（或いは、衝撃係数）を有
する信号を出力しなければならない応用例では、
重要な問題となつていた。
は、出力波形の対称性を変えると出力周波数が変
化するという問題があつた。即ち、従来の関数発
生器は、波形の対称性制御と出力信号周波数との
間に不可避的な相互干渉があり、このため所定周
波数及び所定の対称性（或いは、衝撃係数）を有
する信号を出力しなければならない応用例では、
重要な問題となつていた。
したがつて、本発明の目的は、信号発生器の出
力信号の周波数を一定に維持し出力信号波形の対
称性が制御できる対称性制御型関数発生器を提供
することである。
力信号の周波数を一定に維持し出力信号波形の対
称性が制御できる対称性制御型関数発生器を提供
することである。
本発明の他の目的は、所望の周波数及び所望の
波形対称性を有する信号を出力できる関数発生器
を提供することである。
波形対称性を有する信号を出力できる関数発生器
を提供することである。
本発明の更に他の目的は、デジタル的に制御さ
れる関数発生器を提供することである。
れる関数発生器を提供することである。
以下、添付の第４図及び第５Ａ図〜第５Ｃ図を
参照して本発明を説明する。第４図は本発明に係
る関数発生器の簡略ブロツク図である。電流源１
０″及び電流シンク１２″は、夫々波形対称性を制
御するデジタル・アナログ変換器（DAC）５２
及び５４を有する。DAC５２及び５４は従来回
路を利用すればよいが、高精度の制御のためには
10ビツト以上のDACが望ましい。DAC５２及び
５４は、夫々マイクロプロセツサ（μP）５０か
らデジタル入力信号を受け、この入力信号に対応
するアナログ電圧を出力する。例えば、オペレー
タが、キーボード５１を介して所望の波形対称性
（即ち、三角波の正勾配期間と負勾配期間の比）
に相当するデータを入力すると、μP５０は所定
の演算を行つてデジタル信号をDAC５２及び５
４に入力する。尚、DAC５２及び５４に印加さ
れるデジタル信号は、（１／IU＋１／ID）が所定の一定 値となるように計算される。
参照して本発明を説明する。第４図は本発明に係
る関数発生器の簡略ブロツク図である。電流源１
０″及び電流シンク１２″は、夫々波形対称性を制
御するデジタル・アナログ変換器（DAC）５２
及び５４を有する。DAC５２及び５４は従来回
路を利用すればよいが、高精度の制御のためには
10ビツト以上のDACが望ましい。DAC５２及び
５４は、夫々マイクロプロセツサ（μP）５０か
らデジタル入力信号を受け、この入力信号に対応
するアナログ電圧を出力する。例えば、オペレー
タが、キーボード５１を介して所望の波形対称性
（即ち、三角波の正勾配期間と負勾配期間の比）
に相当するデータを入力すると、μP５０は所定
の演算を行つてデジタル信号をDAC５２及び５
４に入力する。尚、DAC５２及び５４に印加さ
れるデジタル信号は、（１／IU＋１／ID）が所定の一定 値となるように計算される。
周波数制御信号が、端子２７を介してDAC５
２及び５４の基準電圧（Vref）端子に印加され
る。この周波数制御信号は、当初はデジタル信号
であり、端子２７に印加される際にアナログ信号
に変換される。第５図についての以下の説明から
判るように、基準電圧VrefはDAC５２及び５４
から出力される量子電圧を制御する。
２及び５４の基準電圧（Vref）端子に印加され
る。この周波数制御信号は、当初はデジタル信号
であり、端子２７に印加される際にアナログ信号
に変換される。第５図についての以下の説明から
判るように、基準電圧VrefはDAC５２及び５４
から出力される量子電圧を制御する。
第５Ａ図及び第５Ｂ図は、夫々第４図の電流源
１０″及び電流シンク１２″の好適実施例を示す回
路図であり、第５図ＣはDAC５２，５４の回路
図である。
１０″及び電流シンク１２″の好適実施例を示す回
路図であり、第５図ＣはDAC５２，５４の回路
図である。
第５Ａ図に示した電流源１０″は、DAC５２、
シフトレジスタ５６、演算増幅器５８及び６２、
PNP・TR６４、及び関連する受動素子等から成
つている。DAC５２としては、例えばアナロ
グ・デバイス社から市販されている10ビツト加算
型DAC（モデルAD7533）を用いればよい。第５
Ｃ図に示すように、DAC５２は、アースとVref
端子間に直列接続した抵抗器Rs1，Rs2，…，Rso、
これらの抵抗器Rsの接続点等に接続した分路抵
抗器Rp1，Rp2，…，Rpo、分路抵抗器Rpに直列接
続した電子スイツチS1，S2，…，So等を有する。
尚、Vref端子には、第４図に示した周波数制御端
子２７を介して上述の制御可能な基準電圧Vrefが
印加される。第５Ｃ図の電子スイツチＳは、例え
ばCMOS（相補型金属酸化皮膜半導体）型のスイ
ツチであり、ラツチ機能を有するシフトレジスタ
５６からのデジタル・データによつて制御され
る。尚、このデジタル・データは、μP５０から
データ・バスを介してシフトレジスタ５６に加え
られたデータである。
シフトレジスタ５６、演算増幅器５８及び６２、
PNP・TR６４、及び関連する受動素子等から成
つている。DAC５２としては、例えばアナロ
グ・デバイス社から市販されている10ビツト加算
型DAC（モデルAD7533）を用いればよい。第５
Ｃ図に示すように、DAC５２は、アースとVref
端子間に直列接続した抵抗器Rs1，Rs2，…，Rso、
これらの抵抗器Rsの接続点等に接続した分路抵
抗器Rp1，Rp2，…，Rpo、分路抵抗器Rpに直列接
続した電子スイツチS1，S2，…，So等を有する。
尚、Vref端子には、第４図に示した周波数制御端
子２７を介して上述の制御可能な基準電圧Vrefが
印加される。第５Ｃ図の電子スイツチＳは、例え
ばCMOS（相補型金属酸化皮膜半導体）型のスイ
ツチであり、ラツチ機能を有するシフトレジスタ
５６からのデジタル・データによつて制御され
る。尚、このデジタル・データは、μP５０から
データ・バスを介してシフトレジスタ５６に加え
られたデータである。
DAC５２の一方の出力端子Iput１は演算増幅器
５８の反転入力端に接続し、他方の出力端子Iput
２は接地している。演算増幅器５８の非反転入力
端は基準電圧源に接続し、演算増幅器５８の出力
はDAC５２の帰還端子RFBに帰還される。帰還端
子RFBは帰還抵抗器Rfを介して出力端子Iput１に接
続している。演算増幅器５８の出力端は他の演算
増幅器６２の入力抵抗器６０に接続し、演算増幅
器６２の非反転入力端は、抵抗器６１，６３，６
５を含む抵抗分圧器から正の基準電圧を受ける。
演算増幅器６２の出力は電流増幅TR６４に加え
られる。TR６４のエミツタは、帰還抵抗器６６
を介して演算増幅器６２の反転入力端に接続し、
更に抵抗器６８を介して安定化された正電圧源に
接続し、TR６４のコレクタから出力電流IUが取
り出される。
５８の反転入力端に接続し、他方の出力端子Iput
２は接地している。演算増幅器５８の非反転入力
端は基準電圧源に接続し、演算増幅器５８の出力
はDAC５２の帰還端子RFBに帰還される。帰還端
子RFBは帰還抵抗器Rfを介して出力端子Iput１に接
続している。演算増幅器５８の出力端は他の演算
増幅器６２の入力抵抗器６０に接続し、演算増幅
器６２の非反転入力端は、抵抗器６１，６３，６
５を含む抵抗分圧器から正の基準電圧を受ける。
演算増幅器６２の出力は電流増幅TR６４に加え
られる。TR６４のエミツタは、帰還抵抗器６６
を介して演算増幅器６２の反転入力端に接続し、
更に抵抗器６８を介して安定化された正電圧源に
接続し、TR６４のコレクタから出力電流IUが取
り出される。
次に、第５Ａ図及び第５Ｃ図の回路の動作につ
いて説明する。DAC５２の出力端子Iput１からの
出力電流（Iput１とする）は、シフトレジスタ５
６から出力されるデジタル・データに対応する。
即ち、例えば、シフトレジスタ５６からのデジタ
ル・データが総て「１」とすると、スイツチS1〜
So総ての切換端子の位置が出力端子Iput１側とな
り、入力デジタル・データに対応して重み付けさ
れた電流が出力端子Iput１に流れる。尚、シフト
レジスタ５６からのデジタル・データ内の「０」
を受けるスイツチの切換端子は出力端子Iput２側
に切り換り、対応する電流を出力端子Iput２を介
してアースに流す。出力電流Iput１は帰還抵抗器
Rfを流れ、演算増幅器５８は出力電流Iput１に相
当する負電圧を出力する。この出力電圧は演算増
幅器６２によつて増幅され、TR６４のエミツタ
に電圧を発生させる。尚、TR６４のコレクタ電
流が出力電流IUである。
いて説明する。DAC５２の出力端子Iput１からの
出力電流（Iput１とする）は、シフトレジスタ５
６から出力されるデジタル・データに対応する。
即ち、例えば、シフトレジスタ５６からのデジタ
ル・データが総て「１」とすると、スイツチS1〜
So総ての切換端子の位置が出力端子Iput１側とな
り、入力デジタル・データに対応して重み付けさ
れた電流が出力端子Iput１に流れる。尚、シフト
レジスタ５６からのデジタル・データ内の「０」
を受けるスイツチの切換端子は出力端子Iput２側
に切り換り、対応する電流を出力端子Iput２を介
してアースに流す。出力電流Iput１は帰還抵抗器
Rfを流れ、演算増幅器５８は出力電流Iput１に相
当する負電圧を出力する。この出力電圧は演算増
幅器６２によつて増幅され、TR６４のエミツタ
に電圧を発生させる。尚、TR６４のコレクタ電
流が出力電流IUである。
第５Ｂ図に示した電流シンク１２″の回路構成
は第５Ａ図の電流源１０″の回路構成と類似して
いる。第５Ｂ図と第５Ａ図の主は相違点は、
PNP・TR６４（第５Ａ図）の代りにNPN・TR
７８を用い、演算増幅器６２（第５Ａ図）に対応
する演算増幅器７６（第５Ｂ図）は非反転動作を
行うことである。第５Ｂ図の電流シンク１２″の
動作は、第５Ａ図の電流源１０″の動作と略同様
である。このため、電流シンク１２″に用いた受
動素子の電気的特性は、電流源１０″の対応する
受動素子（第５Ａ図に用いた番号にダツシユを付
して示す）の特性と同様にしてある。したがつ
て、DAC５２及び５４に等しいデジタル・デー
タが印加された場合には、電流源１０″の端子７
０から流出する電流と同量の電流が電流シンク１
２″の端子８０に流入する。
は第５Ａ図の電流源１０″の回路構成と類似して
いる。第５Ｂ図と第５Ａ図の主は相違点は、
PNP・TR６４（第５Ａ図）の代りにNPN・TR
７８を用い、演算増幅器６２（第５Ａ図）に対応
する演算増幅器７６（第５Ｂ図）は非反転動作を
行うことである。第５Ｂ図の電流シンク１２″の
動作は、第５Ａ図の電流源１０″の動作と略同様
である。このため、電流シンク１２″に用いた受
動素子の電気的特性は、電流源１０″の対応する
受動素子（第５Ａ図に用いた番号にダツシユを付
して示す）の特性と同様にしてある。したがつ
て、DAC５２及び５４に等しいデジタル・デー
タが印加された場合には、電流源１０″の端子７
０から流出する電流と同量の電流が電流シンク１
２″の端子８０に流入する。
シフトレジスタ５６及び７２は、μP５０とし
て８ビツトのマイクロプロセツサを用いる場合、
例えば、モトローラ社から市販されている
MC14094B等の３段縦続接続の８ステージ・シフ
ト／記憶レジスタを用いればよい。この場合、第
１シフトレジスタはデジタル・データを直列的に
受け、受け取つたデータを順次第２及び第３シフ
トレジスタに転送する。換言すれば、３個の８ビ
ツト・データが第１シフトレジスタのデータ入力
端に印加されると、必要な全データが入力された
ことになる。第３シフトレジスタの全デジタル・
データと第２シフトレジスタの最後の２データ
が、DAC５４への10ビツト・デジタル・データ
として用いられる。更に、第２シフトレジスタの
残りの６デジタル・データと第１シフトレジスタ
の最後の４デジタル・データが、DAC５２への
10ビツト・デジタル・データとして利用される。
第１シフトレジスタの残りの４デジタル・データ
は、複数のタイミング・コンデンサ１６（異なつ
た静電容量を有する）を選択するスイツチの制御
用に用いられる。
て８ビツトのマイクロプロセツサを用いる場合、
例えば、モトローラ社から市販されている
MC14094B等の３段縦続接続の８ステージ・シフ
ト／記憶レジスタを用いればよい。この場合、第
１シフトレジスタはデジタル・データを直列的に
受け、受け取つたデータを順次第２及び第３シフ
トレジスタに転送する。換言すれば、３個の８ビ
ツト・データが第１シフトレジスタのデータ入力
端に印加されると、必要な全データが入力された
ことになる。第３シフトレジスタの全デジタル・
データと第２シフトレジスタの最後の２データ
が、DAC５４への10ビツト・デジタル・データ
として用いられる。更に、第２シフトレジスタの
残りの６デジタル・データと第１シフトレジスタ
の最後の４デジタル・データが、DAC５２への
10ビツト・デジタル・データとして利用される。
第１シフトレジスタの残りの４デジタル・データ
は、複数のタイミング・コンデンサ１６（異なつ
た静電容量を有する）を選択するスイツチの制御
用に用いられる。
第３図及び(3)式から明らかなように、波形の対
称性の如何に拘らず、電流IU及びID間には次の関
係が成立する必要がある。
称性の如何に拘らず、電流IU及びID間には次の関
係が成立する必要がある。
１／IU1＋１／ID1＝１／IU2＋１／ID2
＝……１／IUo＋１／IDo＝（定数）
…(4)
キーボード５１を介して、所望の周波数及び波
形対称性のデータがμP５０に入力されると、適
切な基準電圧Vrefが計算されて端子２７に印加さ
れる。更に、μP５０は(4)式に基づいて電流IU及
びIDの値を計算する。これらのデータがDAC５
２及び５４に入力されると、所望の周波数及び所
望の波形対称性を有する三角波が発生する。
形対称性のデータがμP５０に入力されると、適
切な基準電圧Vrefが計算されて端子２７に印加さ
れる。更に、μP５０は(4)式に基づいて電流IU及
びIDの値を計算する。これらのデータがDAC５
２及び５４に入力されると、所望の周波数及び所
望の波形対称性を有する三角波が発生する。
出力信号の周波数を変化させないで波形の対称
性を制御する他の方法として、位相同期ループ
（PLL）技術を用いてもよい。即ち、第３図の時
点t4での電圧レベルを期間Ｔ毎にサンプリング
し、下限閾値VLと比較する。サンプル電圧が閾
値VLより高い場合には、電流IU及びIDの何れか一
方或いは双方を増加させる。逆に、サンプル電圧
が閾値VLより低い場合（即ち、三角波電圧が時
点t4よりも前の時点でVLに下る場合）には、電流
IU及びIDの何れか一方或いは両方を減少させる。
このように、サンプル電圧を閾値VLに等しくな
るようにすれば、出力信号の周波数を一定に維持
できる。
性を制御する他の方法として、位相同期ループ
（PLL）技術を用いてもよい。即ち、第３図の時
点t4での電圧レベルを期間Ｔ毎にサンプリング
し、下限閾値VLと比較する。サンプル電圧が閾
値VLより高い場合には、電流IU及びIDの何れか一
方或いは双方を増加させる。逆に、サンプル電圧
が閾値VLより低い場合（即ち、三角波電圧が時
点t4よりも前の時点でVLに下る場合）には、電流
IU及びIDの何れか一方或いは両方を減少させる。
このように、サンプル電圧を閾値VLに等しくな
るようにすれば、出力信号の周波数を一定に維持
できる。
以上の説明から判るように、本発明では、基準
電圧を制御できる１対のDACを用いて、タイミ
ング・コンデンサを充放電する電流IU及びIDを制
御している。この基準電圧は、周波数を広範囲に
変化させたい場合には、適当なタイミング・コン
デンサの選択と共に出力信号の周波数を決定する
のに用いられる。制御手段によつて、２個の
DACに適切なデジタル・データを入力し、１／IU＋ １／IDの値を一定値に維持することによつて所望の 波形対称性を得ることができる。即ち、出力され
る三角波の周波数と波形対称性の双方を、一方の
制御が他方の制御に影響を及ぼすことなく、独立
して制御できる。更に、三角波の周波数を制御す
るデータと対称性を制御するデータとが完全に独
立しているので、マイクロ・プロセツサの計算の
負荷を軽減するという効果もある。
電圧を制御できる１対のDACを用いて、タイミ
ング・コンデンサを充放電する電流IU及びIDを制
御している。この基準電圧は、周波数を広範囲に
変化させたい場合には、適当なタイミング・コン
デンサの選択と共に出力信号の周波数を決定する
のに用いられる。制御手段によつて、２個の
DACに適切なデジタル・データを入力し、１／IU＋ １／IDの値を一定値に維持することによつて所望の 波形対称性を得ることができる。即ち、出力され
る三角波の周波数と波形対称性の双方を、一方の
制御が他方の制御に影響を及ぼすことなく、独立
して制御できる。更に、三角波の周波数を制御す
るデータと対称性を制御するデータとが完全に独
立しているので、マイクロ・プロセツサの計算の
負荷を軽減するという効果もある。
以上、本発明の好適実施例についてのみ説明し
たが、本発明の要旨を逸脱することなく、当業者
が本発明の変形変更を行うことは容易である。
たが、本発明の要旨を逸脱することなく、当業者
が本発明の変形変更を行うことは容易である。
第１図は従来の関数発生器のブロツク図、第２
図は従来の関数発生器の一具体例を示す回路図、
第３図は関数発生器の動作を説明するための出力
三角波形図、第４図は本発明に係る関数発生器の
簡略ブロツク図、第５Ａ図〜第５Ｃ図は夫々本発
明に係る関数発生器の重要部分の回路図である。 １０″……電流源、１２″……電流シンク、１６
……コンデンサ、５０……制御手段（μP）、５
２，５４……デジタル・アナログ変換器
（DAC）。
図は従来の関数発生器の一具体例を示す回路図、
第３図は関数発生器の動作を説明するための出力
三角波形図、第４図は本発明に係る関数発生器の
簡略ブロツク図、第５Ａ図〜第５Ｃ図は夫々本発
明に係る関数発生器の重要部分の回路図である。 １０″……電流源、１２″……電流シンク、１６
……コンデンサ、５０……制御手段（μP）、５
２，５４……デジタル・アナログ変換器
（DAC）。
Claims (1)
- 【特許請求の範囲】 １ 電圧制御型電流源及び電圧制御型電流シンク
によりコンデンサを交互に充放電することにより
三角波を発生する関数発生器において、 上記電流源及び電流シンクの出力電流を夫々制
御する電圧を発生する第１及び第２デジタル・ア
ナログ変換器と、 上記三角波の周波数を表すデジタル・データを
アナログ電圧に変換して、上記第１及び第２デジ
タル・アナログ変換器の基準電圧端子に供給する
第３デジタル・アナログ変換器と、 上記三角波の対称性を設定するデジタル・デー
タに応じて、上記電流源の出力電流の逆数と上記
電流シンクの出力電流の逆数との和を一定値とす
る制御デジタル・データを上記第１及び第２デジ
タル・アナログ変換器に供給する制御手段と を具えることを特徴とする対称性制御型関数発生
器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131424A JPS5834618A (ja) | 1981-08-21 | 1981-08-21 | 対称性制御型関数発生器 |
| GB08220304A GB2105937B (en) | 1981-08-21 | 1982-07-13 | Function generator |
| CA000407809A CA1194936A (en) | 1981-08-21 | 1982-07-22 | Function generator with independently controllable symmetry and frequency |
| DE19823229613 DE3229613A1 (de) | 1981-08-21 | 1982-08-09 | Funktionsgenerator mit unabhaengig steuerbarer symmetrie und frequenz |
| NL8203247A NL8203247A (nl) | 1981-08-21 | 1982-08-19 | Functiegenerator met onafhankelijk instelbare symmetrie en frequentie. |
| FR8214408A FR2511783B1 (fr) | 1981-08-21 | 1982-08-20 | Generateurs de fonction a commande independante de la forme d'ondes et de la frequence |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131424A JPS5834618A (ja) | 1981-08-21 | 1981-08-21 | 対称性制御型関数発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5834618A JPS5834618A (ja) | 1983-03-01 |
| JPS6412407B2 true JPS6412407B2 (ja) | 1989-02-28 |
Family
ID=15057632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56131424A Granted JPS5834618A (ja) | 1981-08-21 | 1981-08-21 | 対称性制御型関数発生器 |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPS5834618A (ja) |
| CA (1) | CA1194936A (ja) |
| DE (1) | DE3229613A1 (ja) |
| FR (1) | FR2511783B1 (ja) |
| GB (1) | GB2105937B (ja) |
| NL (1) | NL8203247A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3334592C2 (de) * | 1983-09-24 | 1985-07-11 | Nukem Gmbh, 6450 Hanau | Funktionsgenerator |
| CN115865055A (zh) * | 2022-11-22 | 2023-03-28 | 上海艾为电子技术股份有限公司 | 三角波发生电路、扩频调制电路及芯片 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1117931A (en) * | 1965-01-19 | 1968-06-26 | Marconi Instruments Ltd | Improvements in or relating to wave form generators |
| DE1921035B2 (de) * | 1969-04-25 | 1971-09-30 | Monolithisch integrierbarer rc impulsoszillator | |
| US3694772A (en) * | 1971-04-12 | 1972-09-26 | Information Storage Systems | Voltage control sawtooth oscillator with flyback time independent of frequency |
| DE2249082C3 (de) * | 1972-10-06 | 1980-11-27 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Dreieckspannungsgenerator |
| US4016498A (en) * | 1975-09-25 | 1977-04-05 | Hewlett-Packard Company | Variable duty cycle waveform generator |
| DE2951930C2 (de) * | 1979-12-21 | 1982-10-28 | Siemens AG, 1000 Berlin und 8000 München | Impulsformer |
-
1981
- 1981-08-21 JP JP56131424A patent/JPS5834618A/ja active Granted
-
1982
- 1982-07-13 GB GB08220304A patent/GB2105937B/en not_active Expired
- 1982-07-22 CA CA000407809A patent/CA1194936A/en not_active Expired
- 1982-08-09 DE DE19823229613 patent/DE3229613A1/de not_active Ceased
- 1982-08-19 NL NL8203247A patent/NL8203247A/nl not_active Application Discontinuation
- 1982-08-20 FR FR8214408A patent/FR2511783B1/fr not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| GB2105937B (en) | 1985-07-17 |
| NL8203247A (nl) | 1983-03-16 |
| FR2511783B1 (fr) | 1986-03-14 |
| CA1194936A (en) | 1985-10-08 |
| GB2105937A (en) | 1983-03-30 |
| DE3229613A1 (de) | 1983-03-10 |
| JPS5834618A (ja) | 1983-03-01 |
| FR2511783A1 (fr) | 1983-02-25 |
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