JPS642229B2 - - Google Patents
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- Publication number
- JPS642229B2 JPS642229B2 JP55108662A JP10866280A JPS642229B2 JP S642229 B2 JPS642229 B2 JP S642229B2 JP 55108662 A JP55108662 A JP 55108662A JP 10866280 A JP10866280 A JP 10866280A JP S642229 B2 JPS642229 B2 JP S642229B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- frequency
- signal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 description 16
- 230000010355 oscillation Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04D—APPARATUS OR TOOLS SPECIALLY DESIGNED FOR MAKING OR MAINTAINING CLOCKS OR WATCHES
- G04D7/00—Measuring, counting, calibrating, testing or regulating apparatus
- G04D7/002—Electrical measuring and testing apparatus
- G04D7/003—Electrical measuring and testing apparatus for electric or electronic clocks
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は集積回路、特に電子計時用の集積回路
（以下、ICという）に関するものである。
（以下、ICという）に関するものである。
近年、電子時計用ICは、ますますその小型化
に対する要求が増大している。この小型化への必
要条件は、その外部端子をより少なくすることで
ある。
に対する要求が増大している。この小型化への必
要条件は、その外部端子をより少なくすることで
ある。
ところで、ICはその製造終了後、内部回路動
作が正常かどうかの試験が行なわれる。しかも、
その試験時間を短縮することが、ひいては原価低
減にも寄与することとなり、そのための試験方法
がいろいろと提案されている。特に、最近の電子
時計は時刻の表示のほかに、年、月、日およびス
トツプウオツチ機能等を有しており、このため、
内部発振回路の発振信号による試験では、すべて
の動作を検査するに膨大な時間を要する。このた
め、所定の計数回路部、例えば「分」に該当する
ところの計数部のみを選択し、これに実際の動作
周波数よりもはるかに高い周波数信号を印加し
て、短時間に試験を終えている。この所定の計数
部の選択は、外部からの入力データによつて指定
すべきデータをつくる制御回路によつて行なつて
いる。
作が正常かどうかの試験が行なわれる。しかも、
その試験時間を短縮することが、ひいては原価低
減にも寄与することとなり、そのための試験方法
がいろいろと提案されている。特に、最近の電子
時計は時刻の表示のほかに、年、月、日およびス
トツプウオツチ機能等を有しており、このため、
内部発振回路の発振信号による試験では、すべて
の動作を検査するに膨大な時間を要する。このた
め、所定の計数回路部、例えば「分」に該当する
ところの計数部のみを選択し、これに実際の動作
周波数よりもはるかに高い周波数信号を印加し
て、短時間に試験を終えている。この所定の計数
部の選択は、外部からの入力データによつて指定
すべきデータをつくる制御回路によつて行なつて
いる。
これを第１図により詳細に説明する。時計用
ICは、周知のごとく、水晶等の圧電振動子を用
いた発振回路１の出力を分周器２で分周し、これ
を計数回路３へ入力して時刻に対応するデータを
得、これを表示駆動回路４を介して表示装置へ供
給している。又、試験時には、発振回路１の発振
信号を入力信号とするのではなく、入力端子６を
介して外部からの入力信号を印加して行なつてい
る。計数回路３は、秒、分、時や月、日にそれぞ
れ対向する計数部をもつており、故に、これらの
計数部がすべて正常かどうかを入力端子６からの
入力信号によつて検査するには膨大な時間を要す
る。
ICは、周知のごとく、水晶等の圧電振動子を用
いた発振回路１の出力を分周器２で分周し、これ
を計数回路３へ入力して時刻に対応するデータを
得、これを表示駆動回路４を介して表示装置へ供
給している。又、試験時には、発振回路１の発振
信号を入力信号とするのではなく、入力端子６を
介して外部からの入力信号を印加して行なつてい
る。計数回路３は、秒、分、時や月、日にそれぞ
れ対向する計数部をもつており、故に、これらの
計数部がすべて正常かどうかを入力端子６からの
入力信号によつて検査するには膨大な時間を要す
る。
このため、制御回路５でもつて計数回路３の所
定の計数部を指定すると共に、高速パルス入力端
子８に供給される高速パルスを印加して試験して
いる。制御回路５の指定すべきデータは、これに
試験コード作成用入力端子７からの外部信号入力
データによつて得られる。尚、制御回路５は時計
用ICの中に作り込まれている。
定の計数部を指定すると共に、高速パルス入力端
子８に供給される高速パルスを印加して試験して
いる。制御回路５の指定すべきデータは、これに
試験コード作成用入力端子７からの外部信号入力
データによつて得られる。尚、制御回路５は時計
用ICの中に作り込まれている。
以上のような構成よりその試験時間は短縮され
る。しかし、制御回路５に試験コード作成信号を
得るに必要な外部端子は、計数回路３の動作機能
が多くなればなるほど多くなる。このため、時計
用ICの素子面積が大きくなり、歩留りの悪化お
よび素子価格の上昇という欠点が生じていた。
る。しかし、制御回路５に試験コード作成信号を
得るに必要な外部端子は、計数回路３の動作機能
が多くなればなるほど多くなる。このため、時計
用ICの素子面積が大きくなり、歩留りの悪化お
よび素子価格の上昇という欠点が生じていた。
本発明の目的は、上記の欠点を解消し、試験時
間を長くすることなく外部端子数を低減させて素
子面積を縮少し、もつて歩留りの向上および原価
低減を達成した集積回路を提供することある。
間を長くすることなく外部端子数を低減させて素
子面積を縮少し、もつて歩留りの向上および原価
低減を達成した集積回路を提供することある。
本発明によれば、入力された信号を分周する複
数の分周器で構成された分周回路と、該分周回路
の出力をゲート回路を介して受ける複数の計数器
で構成された計数回路と、制御端子と、外部パル
ス入力端子と該制御端子に制御信号が印加された
時に前記ゲート回路を閉じる手段と前記制御信号
に応答して前記分周回路を構成する少なくとも一
部の前記分周器の各々の出力を入力し、その入力
されたデータに基づいて前記計数回路の所定の前
記計数器に前記外部パルス端子に入力されたパル
スを印加する該制御回路とを有し、該制御信号が
印加されない時に該分周回路の出力を該計数回路
は計数し、該制御信号が印加された時に該入力端
子に入力された信号によつて指定された計数器に
該外部パルス端子に入力されたパルスを印加する
ことを特徴とする集積回路が得られる。
数の分周器で構成された分周回路と、該分周回路
の出力をゲート回路を介して受ける複数の計数器
で構成された計数回路と、制御端子と、外部パル
ス入力端子と該制御端子に制御信号が印加された
時に前記ゲート回路を閉じる手段と前記制御信号
に応答して前記分周回路を構成する少なくとも一
部の前記分周器の各々の出力を入力し、その入力
されたデータに基づいて前記計数回路の所定の前
記計数器に前記外部パルス端子に入力されたパル
スを印加する該制御回路とを有し、該制御信号が
印加されない時に該分周回路の出力を該計数回路
は計数し、該制御信号が印加された時に該入力端
子に入力された信号によつて指定された計数器に
該外部パルス端子に入力されたパルスを印加する
ことを特徴とする集積回路が得られる。
以下、図面により本発明の実施例を詳細に説明
する。
する。
第２図はその一実施例を示すブロツク図であ
り、第１図と同一機能部は同一番号を符してその
説明は省略する。異なるところは、分周回路２と
計数回路３との間にゲート回路９を設け、そして
制御回路５の入力を分周回路２を構成する各段の
分周器の出力で取つている。分周回路２の各分周
器の出力をすべて取り出す必要はなく、所定数取
り出せばよい。さらに、ゲート回路９および制御
回路５は試験モード切替信号線１０からの切替信
号によつて動作する。
り、第１図と同一機能部は同一番号を符してその
説明は省略する。異なるところは、分周回路２と
計数回路３との間にゲート回路９を設け、そして
制御回路５の入力を分周回路２を構成する各段の
分周器の出力で取つている。分周回路２の各分周
器の出力をすべて取り出す必要はなく、所定数取
り出せばよい。さらに、ゲート回路９および制御
回路５は試験モード切替信号線１０からの切替信
号によつて動作する。
すなわち、まず入力端子６からの入力発振信号
は分周回路２により分周され、この信号はゲート
回路９を介して計数回路３へ供給される。計数回
路３は時刻表示用の信号を作り出し、表示駆動回
路４へ供給する。これによつて、分周回路が正常
に動作しているかどうかが判定される。
は分周回路２により分周され、この信号はゲート
回路９を介して計数回路３へ供給される。計数回
路３は時刻表示用の信号を作り出し、表示駆動回
路４へ供給する。これによつて、分周回路が正常
に動作しているかどうかが判定される。
次に、試験モード切替信号端子１０への切替信
号の入力によりゲート回路９はそのゲートを閉じ
（すなわち、分周回路２の出力の計数回路への伝
達を遮断し）、計数回路３への分周回路２の出力
の供給を停止させる。これと共に、制御回路５は
動作可能状態になる。そして、入力端子６から計
数回路３への指定データを作り出すべく信号を入
力する。これは分周回路２へ入力されるが、分周
回路２は複数の分周器から構成され、それらの
各々の出力は上記の入力データを示している。こ
れを制御回路５は取り込み、それに応じて指定デ
ータを作る。そして、計数回路３の所定の計数部
を指定し、これと共に高速パルス入力端子８から
の高速パルス信号を印加してその計数部を試験す
る。
号の入力によりゲート回路９はそのゲートを閉じ
（すなわち、分周回路２の出力の計数回路への伝
達を遮断し）、計数回路３への分周回路２の出力
の供給を停止させる。これと共に、制御回路５は
動作可能状態になる。そして、入力端子６から計
数回路３への指定データを作り出すべく信号を入
力する。これは分周回路２へ入力されるが、分周
回路２は複数の分周器から構成され、それらの
各々の出力は上記の入力データを示している。こ
れを制御回路５は取り込み、それに応じて指定デ
ータを作る。そして、計数回路３の所定の計数部
を指定し、これと共に高速パルス入力端子８から
の高速パルス信号を印加してその計数部を試験す
る。
以上の説明から明らかなように、指定データ作
成用のデータ入力端子は皆無となり、素子面積の
縮少化が達成される。さらに、計数回路３の各計
数部も高速パルスで試験するため、その試験時間
も短かくなる。
成用のデータ入力端子は皆無となり、素子面積の
縮少化が達成される。さらに、計数回路３の各計
数部も高速パルスで試験するため、その試験時間
も短かくなる。
尚、かかる実施例では高速パルスを制御回路５
を介して供給したが、計数回路３へ直接供給させ
るようにしてもよい。
を介して供給したが、計数回路３へ直接供給させ
るようにしてもよい。
以上のように、本発明によればその試験時間を
長くすることなしに外部端子数を低減させて素子
面積を小さくし、歩留りの向上および原価低減を
達成した集積回路を提供できる。
長くすることなしに外部端子数を低減させて素子
面積を小さくし、歩留りの向上および原価低減を
達成した集積回路を提供できる。
第１図は従来の時計用ICのブロツク図、第２
図は本発明の一実施例を示す時計用ICのブロツ
ク図である。 １……発振回路、２……分周回路、３……計数
回路、４……表示駆動回路、５……制御回路、６
……入力端子、７……指定データ作成用入力端
子、８……高速パルス入力端子、９……ゲート回
路、１０……試験モード切替信号端子。
図は本発明の一実施例を示す時計用ICのブロツ
ク図である。 １……発振回路、２……分周回路、３……計数
回路、４……表示駆動回路、５……制御回路、６
……入力端子、７……指定データ作成用入力端
子、８……高速パルス入力端子、９……ゲート回
路、１０……試験モード切替信号端子。
Claims (1)
- １ 入力された信号を分周する複数の分周器で構
成された分周回路と、該分周回路の出力をゲート
回路を介して受ける複数の計数器で構成された時
刻表示用信号を発生する計数回路と、制御端子
と、外部パルス入力端子と該制御端子に制御信号
が印加された時に前記ゲート回路を閉じる手段と
前記制御信号に応答して前記分周回路を構成する
前記分周器の複数からの各々の出力を入力とし、
その入力されたデータに基づいて前記計数回路の
所定の前記計数器に前記外部パルス端子に入力さ
れたパルスを印加する制御回路とを有し、該制御
信号が印加されない時に該分周回路の出力を該計
数回路は計数し、該制御信号が印加された時に該
分周回路における複数の分周器の出力に応じて作
成された指定データによつて指定された計数器に
該外部パルス端子に入力されたパルスを印加する
ことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10866280A JPS5733381A (en) | 1980-08-07 | 1980-08-07 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10866280A JPS5733381A (en) | 1980-08-07 | 1980-08-07 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5733381A JPS5733381A (en) | 1982-02-23 |
| JPS642229B2 true JPS642229B2 (ja) | 1989-01-17 |
Family
ID=14490491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10866280A Granted JPS5733381A (en) | 1980-08-07 | 1980-08-07 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5733381A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020080363A1 (ja) * | 2018-10-15 | 2020-04-23 | 株式会社Uacj | 磁気ディスク用アルミニウム合金板及びその製造方法、ならびに、当該磁気ディスク用アルミニウム合金板を用いた磁気ディスク |
| WO2020110544A1 (ja) * | 2018-11-26 | 2020-06-04 | 株式会社Uacj | 磁気ディスク用アルミニウム合金基板及びその製造方法、磁気ディスク用アルミニウム合金基盤及びその製造方法、ならびに、磁気ディスク及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52122161A (en) * | 1976-04-07 | 1977-10-14 | Seiko Instr & Electronics Ltd | Electronic watch |
| JPS5524659A (en) * | 1978-08-11 | 1980-02-21 | Seiko Instr & Electronics Ltd | Inspecting circuit for electronic watch |
| JPS56162079A (en) * | 1980-05-19 | 1981-12-12 | Seiko Epson Corp | Circuit for electronic clock |
-
1980
- 1980-08-07 JP JP10866280A patent/JPS5733381A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020080363A1 (ja) * | 2018-10-15 | 2020-04-23 | 株式会社Uacj | 磁気ディスク用アルミニウム合金板及びその製造方法、ならびに、当該磁気ディスク用アルミニウム合金板を用いた磁気ディスク |
| WO2020110544A1 (ja) * | 2018-11-26 | 2020-06-04 | 株式会社Uacj | 磁気ディスク用アルミニウム合金基板及びその製造方法、磁気ディスク用アルミニウム合金基盤及びその製造方法、ならびに、磁気ディスク及びその製造方法 |
| US11482251B2 (en) | 2018-11-26 | 2022-10-25 | Uacj Corporation | Aluminum alloy substrate for magnetic disk and method for manufacturing same, aluminum alloy base disk for magnetic disk and method for manufacturing same, and magnetic disk and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5733381A (en) | 1982-02-23 |
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