JPS642248B2 - - Google Patents
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- JPS642248B2 JPS642248B2 JP55012479A JP1247980A JPS642248B2 JP S642248 B2 JPS642248 B2 JP S642248B2 JP 55012479 A JP55012479 A JP 55012479A JP 1247980 A JP1247980 A JP 1247980A JP S642248 B2 JPS642248 B2 JP S642248B2
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
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Description
【発明の詳細な説明】
本発明はゲートターンオフサイリスタ(以下
GTOと記す)のターンオフ回路に係り、特に
GTOのゲート回路の小形、軽量、低価格化を図
るに好適なターンオフ回路に関する。[Detailed Description of the Invention] The present invention relates to a gate turn-off thyristor (hereinafter referred to as
Regarding the turn-off circuit of GTO (referred to as GTO),
This article relates to a turn-off circuit suitable for reducing the size, weight, and cost of GTO gate circuits.
GTOのターンオフ回路には従来から次の二つ
の方式がある。コンデンサの放電々流を直接
GTOに流してターンオフさせる方式(コンデン
サ方式)と、パルストランスを介してオフゲート
電流を供給する方式(パルストランス方式)とで
ある。 Conventionally, there are two types of GTO turn-off circuits: Direct discharge current of capacitor
There are two methods: one is to supply the off-gate current to the GTO and turn it off (capacitor method), and the other is to supply the off-gate current via a pulse transformer (pulse transformer method).
コンデンサ方式は、各GTO毎に独立したオフ
ゲート電源を持たせるため、ゲート回路が大形化
する欠点がある。また、大容量GTOのオフゲー
ト電流は最大百数十アンペアにも達するが、これ
を放電するコンデンサの充電々圧はGTOのゲー
ト、カソード間逆耐電圧の制限を受けるため、十
数ボルト以上に選定できない。GTOのオフゲー
ト電流の立上りが遅いと、ターンオフ時間が長く
なり、高周波運転時や、過電流保護を行う時の障
害となる。この様に、オフゲート電流を放電する
コンデンサは、低電圧で、立上りが早く、かつ大
電流を流す特性が要求されるため、高価なものと
なる欠点がある。 The capacitor method has the disadvantage that the gate circuit becomes large because each GTO has an independent off-gate power supply. In addition, the off-gate current of a large-capacity GTO reaches a maximum of 100-odd amperes, but the charging voltage of the capacitor that discharges this is limited by the reverse withstand voltage between the gate and cathode of the GTO, so it is selected to be more than 10-odd volts. Can not. If the rise of the GTO's off-gate current is slow, the turn-off time will be long, which will cause problems during high-frequency operation or when implementing overcurrent protection. As described above, a capacitor that discharges an off-gate current is required to have characteristics such as low voltage, quick rise time, and large current flow, and therefore has the drawback of being expensive.
パルストランス方式は、パルストランスを介し
てオフゲート電流を供給するため、パルストラン
スの洩れインダクタンスによつてオフゲート電流
の立上りが遅くなる。これを補償するため、オン
ゲート電源によつて充電されたコンデンサの放電
を利用する方式があるが、立上りの大きなオフゲ
ート電流を得るには、オンゲート電源によつて充
電されるコンデンサの充電々圧を高くする必要が
ある。更にGTOは通常のサイリスタと比べ、大
きなオンゲート電流を必要とするため、この方式
はゲート回路の損失を増大させる。 In the pulse transformer method, the off-gate current is supplied through the pulse transformer, so the rise of the off-gate current is delayed due to the leakage inductance of the pulse transformer. To compensate for this, there is a method that uses the discharge of the capacitor charged by the on-gate power supply, but in order to obtain a large off-gate current with a large rise, the charging voltage of the capacitor charged by the on-gate power supply is increased. There is a need to. Furthermore, since GTO requires a larger on-gate current than a normal thyristor, this method increases gate circuit loss.
また、これらと別の方式として、電圧の異なる
電源を設け、オフゲート電流の流し始めは高い電
圧の電源を用いて立上りを早くし、後は低い電圧
の電源を使用して大電流を流し続ける方式があ
る。この方式では、オフゲート電源が大形、複雑
化する。 Another method is to provide power supplies with different voltages, use a high voltage power supply to quickly start up when the off-gate current begins to flow, and then use a low voltage power supply to continue flowing a large current. There is. In this method, the off-gate power supply becomes large and complicated.
本発明の目的は、パルストランスを介してオフ
ゲート電流を供給する回路で電圧の異なるオフゲ
ート電源を不要とし、ゲートターンオフサイリス
タのゲートとカソード間の逆耐電圧を越えること
なくオフゲート電源の立上りが早いオフゲート電
流をゲートターンオフサイリスタに供給し、更
に、パルストランスの利用率を高めることによつ
て、小形、軽量、安価なゲートターンオフサイリ
スタのゲート回路を提供することにある。 An object of the present invention is to provide an off-gate circuit that supplies an off-gate current via a pulse transformer, which eliminates the need for an off-gate power supply with a different voltage, and allows the off-gate power supply to rise quickly without exceeding the reverse withstand voltage between the gate and cathode of a gate turn-off thyristor. The object of the present invention is to provide a gate circuit for a gate turn-off thyristor that is small, lightweight, and inexpensive by supplying current to the gate turn-off thyristor and increasing the utilization rate of a pulse transformer.
本発明は、オフゲート電流の立上りを早くする
手段として、パルストランスに第1の巻線N1を
設け、更にN1は、低電圧で大電流を供給する巻
線N2の1部となる様に構成し、オフゲート電流
の流れ始めにはN1によつて短時間で高電圧が出
力される様にし、後はN2によつて低電圧で、大
電流を供給する様にしたものである。 The present invention provides a pulse transformer with a first winding N1 as a means for quickening the rise of the off-gate current, and furthermore, N1 becomes a part of a winding N2 that supplies a large current at a low voltage. When the off-gate current begins to flow, N1 outputs a high voltage for a short time, and then N2 supplies a low voltage and large current. .
また、パルストランスの出力側には、複数の巻
線を設け、各巻線はスイツチを介してそれぞれ
GTOに接続し、スイツチを選択して導通状態に
する事によつてターンオフするGTOを自由に決
定できる様にし、1つのパルストランスで複数の
GTOをそれぞれ自由な時点でターンオフできる
構成にして、パルストランスの利用率を向上させ
たものである。 In addition, multiple windings are provided on the output side of the pulse transformer, and each winding is connected to each other via a switch.
By connecting to a GTO and selecting a switch to make it conductive, you can freely decide which GTO to turn off.
The configuration allows each GTO to be turned off at any time, improving the utilization rate of the pulse transformer.
第1図に本発明の1実施例を示す。図において
1はターンオフ回路であり、ターンオフ電源10
1、コンデンサ102、充電抵抗103、ダイオ
ード104,105,106、ベース回路10
8、トランジスタ109、パルストランスPTで
構成され、N1,N2はそれぞれパルストランスの
第1、第2の巻線であり、N3は出力巻線である。
2は制御回路であり、ターンオフ回路及びターン
オフ回路に信号を発する。3はターンオン回路で
あり、4はサイリスタ6のゲート回路である。サ
イリスタ6は、ターンオフ回路からのオンゲート
電流が、ターンオフ回路に流れ込まない様にする
ために設ける。5はGTOである。 FIG. 1 shows one embodiment of the present invention. In the figure, 1 is a turn-off circuit, and a turn-off power supply 10
1, capacitor 102, charging resistor 103, diode 104, 105, 106, base circuit 10
8, a transistor 109, and a pulse transformer PT, N 1 and N 2 are the first and second windings of the pulse transformer, respectively, and N 3 is an output winding.
2 is a control circuit which issues signals to the turn-off circuit and the turn-off circuit. 3 is a turn-on circuit, and 4 is a gate circuit for the thyristor 6. The thyristor 6 is provided to prevent the on-gate current from the turn-off circuit from flowing into the turn-off circuit. 5 is GTO.
ターンオフ回路1の動作を次に述べる。ターン
オフ電源101の電圧をVpffとすれば、コンデン
サ102は充電抵抗103を介してVpffに充電さ
れている。ここで、制御回路2からターンオフ信
号が発せられるとベース回路108、ゲート回路
4が動作し、トランジスタ109、サイリスタ6
がターンオンする。トランジスタ109のターン
オンによつて、コンデンサ102からダイオード
105、巻線N1に放電々流が流れ、巻線N2,N3
に図示の極性の電圧が誘起される。トランジスタ
109のターンオン直後に巻線N2に誘起される
電圧VN2は次式となる。 The operation of turn-off circuit 1 will be described next. If the voltage of the turn-off power supply 101 is V pff , the capacitor 102 is charged to V pff via the charging resistor 103. Here, when a turn-off signal is issued from the control circuit 2, the base circuit 108 and the gate circuit 4 operate, and the transistor 109 and the thyristor 6
turns on. By turning on the transistor 109, a discharge current flows from the capacitor 102 to the diode 105 and the winding N1 , and the windings N2 and N3
A voltage of the polarity shown is induced. The voltage V N2 induced in the winding N 2 immediately after the transistor 109 is turned on is expressed by the following equation.
VN2=n2/n1Vpff ………(1)
(1)式において、n1、n2はそれぞれ巻線N1,N2
の巻数である。ここで、n2>n1とすれば、VN2>
Vpffとなり、ダイオード104が逆バイアスされ
るため、巻線N2には電流は流れない。 V N2 = n 2 / n 1 V pff ………(1) In equation (1), n 1 and n 2 are the windings N 1 and N 2 respectively
is the number of turns. Here, if n 2 > n 1 , then V N2 >
V pff and the diode 104 is reverse biased, so no current flows through the winding N2 .
GTOにオフゲート電流が流れ始める時点での
ゲート、カソード間は、ほぼ短絡状態と見ること
ができ、コンデンサ102の放電々流はパルスト
ランスPTを介して巻線N3に流れる。この時、巻
線N1側から見た等価回路を第2図に示す。図で
は、抵抗分は無視した。図においてLl1は1次洩
れインダクタンス、Ll2は2次洩れインダクタン
ス、Llxは励磁インダクタンスである。Ll2は、巻
線N1側から見ると、(n1/n3)2Ll2となる。n3は、巻
線N3の巻数である。コンデンサ102の放電々
流iN1は等価回路から、次式で示されることがわ
かる。 At the time when the off-gate current begins to flow through the GTO, the gate and cathode can be considered to be in a substantially short-circuited state, and the discharge current of the capacitor 102 flows to the winding N3 via the pulse transformer PT. At this time, the equivalent circuit seen from the winding N1 side is shown in Figure 2. In the figure, resistance is ignored. In the figure, L l1 is the primary leakage inductance, L l2 is the secondary leakage inductance, and L lx is the excitation inductance. L l2 becomes (n 1 /n 3 ) 2 L l2 when viewed from the winding N 1 side. n 3 is the number of turns of winding N 3 . It can be seen from the equivalent circuit that the discharge current i N1 of the capacitor 102 is expressed by the following equation.
(2)式において、Cは、コンデンサ102の容量
である。また、iN1の流れる時間τN1は次式となる。 In equation (2), C is the capacitance of the capacitor 102. Further, the time τ N1 during which i N1 flows is given by the following equation.
巻線N3に流れる電流iN3は次式となる。 The current i N3 flowing through the winding N 3 is given by the following equation.
iN3=n3/n1・iN1 ………(4)
iN3はGTOのオフゲート電流であり、iN3の立上
りを早くするためには、(2)式のiN1を大きく、(3)
式のτN1を小さくする様にすれば良い。このため
には
(i) Vpffを大きく選定する。 i N3 = n 3 /n 1・i N1 (4) i N3 is the off-gate current of GTO, and in order to make i N3 rise faster, i N1 in equation (2) should be increased and (3 )
What is necessary is to reduce τ N1 in the equation. To this end, (i) choose a large V pff ;
(ii) Ll1、Ll2を小さくする構成に巻線を設ける。(ii) Provide the winding in a configuration that reduces L l1 and L l2 .
(iii) n1/n3を小さく選定する。(iii) Select n 1 /n 3 to be small.
様にすれば良い。You can do it like this.
しかし、GTOのターンオフ回路では、次の点
も考慮しなければならない。GTOは、ターンオ
フ動作の進行と共にゲート、カソード間逆方向の
インピーダンスが高まり、最後にはほぼオープン
状態になる。この時のゲート、カソード間逆耐電
圧は一般に十数ボルト程度であり、これ以上の電
圧がターンオフ回路から印加されると、ゲート、
カソード間がアバランシエ破壊する。このアバラ
ンシエ損失はGTOにアノード電流を流さず、ゲ
ート回路だけを動作させた時、最も大きくなる。
この損失をGTOで許容できる値以下にする必要
から、前記した(i)、(iii)条件には上限がある。しか
し、これ等の値を適当に選定することにより、オ
フゲート電流の上昇率を数十アンペア/μ・sec
程度と十分大きくすることができる。 However, the following points must also be considered in the GTO turn-off circuit. In the GTO, as the turn-off operation progresses, the impedance in the reverse direction between the gate and the cathode increases, and eventually the GTO becomes almost open. At this time, the reverse withstand voltage between the gate and cathode is generally about ten or more volts, and if a voltage higher than this is applied from the turn-off circuit, the gate
The avalanche between the cathodes is destroyed. This avalanche loss is greatest when only the gate circuit is operated without anode current flowing through the GTO.
There is an upper limit to conditions (i) and (iii) above because it is necessary to reduce this loss to a value that is allowable or less for GTO. However, by appropriately selecting these values, the rate of increase in off-gate current can be reduced to several tens of amperes/μ・sec.
It can be made large enough.
以上の動作によつて、立上りの早いオフゲート
電流を得ることができる。 By the above operation, an off-gate current with a quick rise can be obtained.
また、GTOでは、大きなアノード電流をター
ンオフする時程、大きな電荷量をゲート電極から
引き抜く必要がある。この電荷量を全てコンデン
サ102の放電によつてまかなうには、大きな容
量のものを用いなければならず、GTOのアノー
ド電流が小さい時はコンデンサが十分放電しない
うちにGTOがターンオフし、コンデンサの残留
電圧によつてゲート、カソード間がアバランシエ
破壊する。これを防止するため、コンデンサ10
2の放電によつてオフゲート電流を短時間で立上
げた後は、第1の巻線N1と、第2の巻線N2によ
つて低電圧で、大電流を供給できる様にし、ゲー
ト、カソード間をアバランシエ破壊させることな
く、大きな電荷をゲートから引き抜ける様にし
た。この動作を次に述べる。 In addition, in GTO, it is necessary to extract a large amount of charge from the gate electrode when turning off a large anode current. In order to cover all of this charge by discharging the capacitor 102, a large capacitance must be used.When the anode current of the GTO is small, the GTO is turned off before the capacitor is sufficiently discharged, and the remaining capacitor remains. Avalanche breakdown occurs between the gate and cathode due to voltage. To prevent this, capacitor 10
After the off-gate current is raised in a short time by the discharge of 2, a large current can be supplied at a low voltage by the first winding N1 and the second winding N2 , and the gate current is , a large charge can be extracted from the gate without causing avalanche breakdown between the cathodes. This operation will be described next.
コンデンサ102が放電し、電圧が低下して(1)
式で示されるVN2がVpffよりも小さくなると、ダ
イオード104が順バイアスとなり、ターンオフ
電源101からダイオード104、巻線N2,
N1、トランジスタ109を通して電流が流れる
様になる。この時、巻線N3に誘起される電圧VN3
は、出力開放時には次式の値となる。 The capacitor 102 is discharged and the voltage decreases (1)
When V N2 expressed by the formula becomes smaller than V pff , the diode 104 becomes forward biased, and the voltage from the turn-off power supply 101 to the diode 104 to the winding N 2 ,
Current begins to flow through N 1 and transistor 109. At this time, the voltage V N3 induced in the winding N3
is the value of the following equation when the output is open.
VN3=n3/n1+n2・Vpff ………(5)
VN3をGTOのゲート、カソード間逆耐電圧以下
となる様にn1、n2、n3、Vpffを選定すれば、GTO
がターンオフし終つた時点でゲート、カソード間
に過大な電圧が印加され続けることはなく、アバ
ランシエ損失を低減できる。 V N3 = n 3 / n 1 + n 2 · V pff ...... (5) Select n 1 , n 2 , n 3 , and V pff so that V N3 is less than the reverse withstand voltage between the GTO gate and cathode. If, GTO
Once the gate has been turned off, excessive voltage will not continue to be applied between the gate and the cathode, and avalanche losses can be reduced.
また、トランジスタ109のコレクタ電流をic
とすれば、巻線N3に流れる電流iN3は次式で示さ
れる。 Also, the collector current of the transistor 109 is i c
Then, the current i N3 flowing through the winding N 3 is expressed by the following equation.
iN3=n1+n2/n3ic ………(6)
ここで、n1+n2>n3とすれば、icが小さくとも
大きなiN3、すなわち大きなオフゲート電流を得
ることができる。 i N3 = n 1 + n 2 / n 3 i c (6) Here, if n 1 + n 2 > n 3 , even if i c is small, a large i N3 , that is, a large off-gate current can be obtained. .
以上述べた様に、本方式によれば、電流の立上
りが早く、且つ低電圧、大電流のオフゲート電流
を簡単な回路構成で、しかも低損失で得ることの
できる効果がある。なお、第1図において、ダイ
オード105は、ターンオフ電源101から巻線
N2に電流が流れ始めた時、放電して電圧の低下
したコンデンサ102に巻線N2を通つた電流が
流れ込まない様に設けたものである。また、ダイ
オード106、抵抗107は、トランジスタ10
9がターンオフした時、パルストランスPTの励
磁インダクタンス等に蓄積されたエネルギーを還
流させ、トランジスタ109に過電圧が印加され
るのを防止する役割を持つ。 As described above, according to this method, the current rises quickly, and an off-gate current of low voltage and large current can be obtained with a simple circuit configuration and low loss. In addition, in FIG. 1, the diode 105 is connected to the winding from the turn-off power supply 101.
This is provided so that when current begins to flow through N2 , the current that has passed through the winding N2 does not flow into the capacitor 102 whose voltage has dropped due to discharge. Furthermore, the diode 106 and the resistor 107 are connected to the transistor 10.
When transistor 9 is turned off, it has the role of circulating the energy accumulated in the excitation inductance of pulse transformer PT and preventing overvoltage from being applied to transistor 109.
トランジスタ109がターンオフすると、各巻
線に図示した極性と逆方向に電圧が印加され、サ
イリスタ6はターンオフする。 When the transistor 109 is turned off, a voltage is applied to each winding in a direction opposite to the illustrated polarity, and the thyristor 6 is turned off.
第3図に他の実施例を示す。本実施例は、第1
図に示した実施例で、コンデンサ102の充電抵
抗103をリアクトル110、サイリスタ11
1、抵抗113に置き換えたものである。 FIG. 3 shows another embodiment. In this example, the first
In the embodiment shown in the figure, the charging resistor 103 of the capacitor 102 is replaced by the reactor 110 and the thyristor 11.
1, the resistor 113 is replaced.
第1図の実施例ではターンオフ電源101から
ダイオード104、巻線N2,N1を通して電流が
流れる時、巻線N1の両端に誘起される電圧VN1は
次式となる。 In the embodiment of FIG. 1, when a current flows from the turn-off power supply 101 through the diode 104 and the windings N 2 and N 1 , the voltage V N1 induced across the winding N 1 is expressed as follows.
VN1=N1/N2+N1・Vpff ………(7)
従つて、抵抗103には次式で示される電圧
VRを誘起する様な電流がターンオフ電源から流
れる。 V N1 = N 1 / N 2 + N 1・V pff (7) Therefore, the voltage at the resistor 103 is expressed by the following formula.
A current that induces V R flows from the turn-off power supply.
VR=Vpff(1−N1/N2+N1) ……(8)
第3図の実施例は、この点を考慮し、損失の低
減を図つたものである。 V R =V pff (1-N 1 /N 2 +N 1 ) (8) The embodiment shown in FIG. 3 takes this point into consideration and aims to reduce the loss.
制御回路2からターンオン信号が発せられて、
ターンオン回路が動作し、GTO5をターンオン
させる。これと同時にサイリスタ111のゲート
回路112も同作し、サイリスタ111がターン
オンする。この動作によりターンオフ電源101
からリアクトル110とコンデンサ102を通し
て振動電流が流れ、102は充電される。サイリ
スタ111は振動電流が負極性に変る時、アノー
ド、カソード間に逆電圧が印加されてターンオフ
する。 A turn-on signal is issued from the control circuit 2,
The turn-on circuit operates and turns on GTO5. At the same time, the gate circuit 112 of the thyristor 111 is also activated, and the thyristor 111 is turned on. This operation turns off the power supply 101.
An oscillating current flows through the reactor 110 and the capacitor 102, and the capacitor 102 is charged. When the oscillating current changes to negative polarity, the thyristor 111 is turned off by applying a reverse voltage between the anode and the cathode.
GTOをターンオフさせるべき時点で、制御回
路2からターンオフ信号が出力されると、トラン
ジスタ109がターンオンし、第1図の実施例と
同様の動作でオフゲート電流を流す。 When a turn-off signal is output from the control circuit 2 at the time when the GTO should be turned off, the transistor 109 is turned on and an off-gate current flows in the same manner as in the embodiment shown in FIG.
本実施例によれば、ターンオフ電源101から
巻線N2,N1に電流が流れた時も、サイリスタ1
11がオフ状態であるため、第1図の実施例の様
に抵抗で生ずる損失を低減できる効果がある。 According to this embodiment, even when current flows from the turn-off power supply 101 to the windings N 2 and N 1 , the thyristor 1
11 is in the off state, there is an effect that the loss caused by the resistance can be reduced as in the embodiment shown in FIG.
なお、第3図において、抵抗113は、コンデ
ンサ102が充電され、サイリスタ111がター
ンオフした後、次にトランジスタ109がターン
オンするまでの間、109の洩れ電流などによつ
てコンデンサ102が放電する分を補償するため
のもので、十分大きな値に選択できる。 In FIG. 3, the resistor 113 absorbs the discharge of the capacitor 102 due to the leakage current of the capacitor 109, after the capacitor 102 is charged and the thyristor 111 is turned off, until the transistor 109 is turned on next time. This is for compensation and can be selected to a sufficiently large value.
第4図に他の実施例を示す。本実施例は、第1
図の実施例で、パルストランスPTに巻線N3を複
数設け、1つのパルストランスで複数のGTOを
ターンオフできる様にしたものである。 FIG. 4 shows another embodiment. In this example, the first
In the embodiment shown in the figure, a plurality of windings N3 are provided in the pulse transformer PT, so that a plurality of GTOs can be turned off with one pulse transformer.
GTOのオフゲート電流は、ターンオフするア
ノード電流の数分の1の最大値を持つため、トラ
ンジスタ109も大きな電流容量のものを必要と
する他、パルストランスPTも立上りの早い大電
流を流せるものが必要となる。このため、トラン
ジスタ109やパルストランスPTを複数のGTO
で共通に使用できる様にし、トランジスタやパル
ストランスの利用率を高めることがGTOを使用
した装置の小型、軽量化を図るうえで主要な点と
なる。図において、INVはGTO9,10,11,
12,13,14で構成されるインバータであ
り、8はインバータの電源、15は負荷である。 Since the off-gate current of the GTO has a maximum value that is a fraction of the anode current that turns off, the transistor 109 needs to have a large current capacity, and the pulse transformer PT also needs to be able to flow a large current with a fast rise. becomes. Therefore, transistor 109 and pulse transformer PT can be connected to multiple GTOs.
The key to making devices using GTO smaller and lighter is to increase the utilization rate of transistors and pulse transformers. In the figure, INV is GTO9, 10, 11,
The inverter is composed of 12, 13, and 14, 8 is a power source of the inverter, and 15 is a load.
41,42,43はサイリスタのゲート回路で
ある。パルストランスPTには、複数の出力巻線
N3が設けられ、サイリスタを介してそれぞれ
GGTO9〜GTO14のゲート、カソード間に接
続されている。なお、図ではGTO11〜GTO1
3のゲート、カソード間に接続される巻線は省略
した。インバータINV内のGTO9,10,11
は、カソード電位がそれぞれ異なるため、それぞ
れ絶縁した巻線からゲート電流を供給する必要が
ある。GTO12,13,14はカソード電位が
同じであることから、同一の巻線から並列にゲー
ト電流を得ることもできるが、図ではそれぞれ独
立した巻線を設けた場合を示した。 41, 42, and 43 are thyristor gate circuits. Pulse transformer PT has multiple output windings
N 3 are provided, each through a thyristor
Connected between the gates and cathodes of GGTO9 to GTO14. In addition, in the figure, GTO11 to GTO1
The winding connected between the gate and cathode of No. 3 is omitted. GTO9, 10, 11 in inverter INV
Since the cathode potentials are different, it is necessary to supply gate current from each insulated winding. Since the GTOs 12, 13, and 14 have the same cathode potential, gate currents can be obtained in parallel from the same winding, but the figure shows a case where independent windings are provided.
制御回路2から、ターンオフ信号が出力される
とターンオフ回路内のトランジスタ109がター
ンオンする。このターンオフ信号は、サイリスタ
のゲート回路41〜43に信号を送る論理積
(AND)回路にもそれぞれ入力される。 When a turn-off signal is output from the control circuit 2, the transistor 109 in the turn-off circuit is turned on. This turn-off signal is also input to an AND circuit that sends a signal to the gate circuits 41 to 43 of the thyristors.
制御回路2からは、ターンオン信号と共に、
GTO9〜14のうち、ターンオフさせたいGTO
のオフ指令が出力される。第4図で、GTO9を
ターンオフさせる場合は、ゲート回路41に信号
を送るAND回路にGTO9のオフ指令が入力さ
れ、ターンオフ信号との論理積によつてゲート回
路41に信号が送られる。この動作により、サイ
リスタ61がターンオンし、GTO9にオフゲー
ト電流が流れる。ゲート回路42,43には信号
が入力されないため、サイリスタ62,63はオ
フ状態を維持し、GTOにオフゲート電流を流さ
ないため、GTO9のみが選択されてターンオフ
する。GTO10〜14も上記と同様の動作によ
つてターンオフさせ得る。本実施例によれば、1
つのターンカフ回路及び、1つのパルストランス
によつて複数のGTOを選択的にターンオフでき、
ターンオフ回路、パルストランスの利用率を向上
させ得るので、GTOのゲート回路を小形、軽量
化できる効果がある。 From the control circuit 2, along with the turn-on signal,
Among GTO9-14, GTO you want to turn off
OFF command is output. In FIG. 4, when turning off the GTO 9, a command to turn off the GTO 9 is input to an AND circuit that sends a signal to the gate circuit 41, and a signal is sent to the gate circuit 41 by ANDing with the turn-off signal. This operation turns on the thyristor 61, and an off-gate current flows through the GTO 9. Since no signal is input to the gate circuits 42 and 43, the thyristors 62 and 63 maintain an off state, and no off-gate current flows through the GTO, so only the GTO 9 is selected and turned off. GTOs 10-14 can also be turned off by operations similar to those described above. According to this embodiment, 1
Multiple GTOs can be selectively turned off using two turn cuff circuits and one pulse transformer.
Since the utilization rate of the turn-off circuit and pulse transformer can be improved, the gate circuit of the GTO can be made smaller and lighter.
第5図に他の実施例を示す。図では、ターンオ
ン回路及び制御回路は省略した。 FIG. 5 shows another embodiment. In the figure, a turn-on circuit and a control circuit are omitted.
ベース回路108からトランジスタ109にベ
ース電流が流れると、トランジスタ109がター
ンオンする。 When a base current flows from the base circuit 108 to the transistor 109, the transistor 109 is turned on.
これにより、巻線N1,N2にターンオフ電源1
01の電圧が印加される。この時、巻線N2には
図示の極性に次式で示される電圧VN2が誘起され
る。 As a result, the turn-off power supply 1 is connected to the windings N 1 and N 2 .
A voltage of 01 is applied. At this time, a voltage V N2 expressed by the following equation is induced in the winding N 2 with the polarity shown.
VN2=n2/n1+n2・Vpff ………(9)
(9)式でVpffはターンオフ電源Vpffの電圧、n1、
n2はそれぞれ巻線N1,N2の巻線数である。VN2
はダイオード116に印加される。巻線N2に誘
起される電圧VN2のため、トランジスタ109が
ターンオンした直後は、ターンオフ電源101か
らの電流は巻線N1を通してコンデンサ114を
図示に充電する様に流れ、ターンオフ電源の電圧
は巻線N1に印加される。 V N2 = n 2 / n 1 + n 2 · V pff ...... (9) In equation (9), V pff is the voltage of the turn-off power supply V pff , n 1 ,
n 2 is the number of turns of the windings N 1 and N 2 , respectively. V N2
is applied to diode 116. Immediately after transistor 109 turns on, due to the voltage V N2 induced in winding N 2 , current from turn-off power supply 101 flows through winding N 1 to charge capacitor 114 as shown, and the voltage of the turn-off power supply becomes Applied to winding N1 .
コンデンサ114の充電々圧が(9)式で示される
電圧と等しくなつた時点から、ターンオフ電源1
01からの電流は巻線N1とN2を通して流れる様
になる。 From the point in time when the charging voltage of the capacitor 114 becomes equal to the voltage shown by equation (9), the turn-off power supply 1
The current from 01 will now flow through windings N1 and N2 .
従つて、トランジスタ109のターンオン直
後、すなわち、オフゲート電流の流れ始めは巻線
N1によつて、その後は巻線N1とN2によつてオフ
ゲート電流をGTOに流す。この時の各巻線に流
れる電流は第1図の実施例の場合と等価であり、
本実施例によつても第1図の実施例同様、電流の
立上りが早く、低電圧、大電流のオフゲート電流
を簡単な回路構成で、しかも低損失で得ることが
できる。 Therefore, immediately after the transistor 109 is turned on, that is, when the off-gate current begins to flow, the winding
The off-gate current is applied to the GTO by N 1 and then by windings N 1 and N 2 . The current flowing through each winding at this time is equivalent to that in the embodiment shown in FIG.
In this embodiment, as in the embodiment shown in FIG. 1, the current rises quickly, and a low-voltage, large-current off-gate current can be obtained with a simple circuit configuration and low loss.
図示に充電されたコンデンサ114は、トラン
ジスタ109がターンオフすると抵抗115を通
して放電し、次にトランジスタ109がターンオ
ンするまでに充電々圧は零となる。 The illustrated charged capacitor 114 discharges through the resistor 115 when the transistor 109 turns off, and the charging voltage becomes zero by the time the transistor 109 turns on.
第6図に他の実施例を示す。本実施例は第5図
のターンオフ回路で、パルストランスPTの2次
側にn個のGTOをターンオフできる様、出力巻
線をn巻線設けたものである。図では制御回路及
び制御回路の出力信号は第5図と同様であるので
これらは省略する。 FIG. 6 shows another embodiment. This embodiment is the turn-off circuit shown in FIG. 5, in which n output windings are provided on the secondary side of the pulse transformer PT so that n GTOs can be turned off. In the figure, since the control circuit and the output signals of the control circuit are the same as in FIG. 5, they are omitted.
本実施例によつても1つのターンオフ回路及び
1つのパルストランスで、複数のGTOを選択し
てターンオフでき、ターンオフ回路、パルストラ
ンスの利用率を向上させ得るので、GTOのゲー
ト回路を小形、軽量化できる効果がある。 According to this embodiment, multiple GTOs can be selected and turned off using one turn-off circuit and one pulse transformer, and the utilization rate of the turn-off circuit and pulse transformer can be improved, so the GTO gate circuit can be made smaller and lighter. It has the effect of making it more effective.
本発明によれば、GTOを使用した装置で、
GTOのゲート回路の電源数を減少させ得ると供
に、簡単な構成でしかも回路損失の小さなターン
オフ回路を実現でき、ゲートターンオフサイリス
タのゲートとカソード間の逆耐電圧を越えること
なく、立上りの早い大電流をGTOに流すことが
できる効果がある。また、ターンオフ回路やパル
ストランスの利用率を向上させることができ、
GTOのゲート回路を小形、軽量化できる効果が
ある。 According to the present invention, in a device using GTO,
It is possible to reduce the number of power supplies for the gate circuit of the GTO, and also to realize a turn-off circuit with a simple configuration and low circuit loss, which can quickly rise without exceeding the reverse withstand voltage between the gate and cathode of the gate turn-off thyristor. This has the effect of allowing a large current to flow through the GTO. In addition, it is possible to improve the utilization rate of turn-off circuits and pulse transformers.
This has the effect of making the GTO gate circuit smaller and lighter.
第1図は本発明の一実施例を示す図、第2図は
本発明の動作を説明する等価回路、第3図〜第6
図は本発明の実施例を示す図である。
1,20……ターンオフ回路、PT……パルス
トランス、5……GTO、N1,N2,N3……PTの
巻線、109……トランジスタ、101……ター
ンオフ電源、102,114……コンデンサ。
FIG. 1 is a diagram showing an embodiment of the present invention, FIG. 2 is an equivalent circuit explaining the operation of the present invention, and FIGS.
The figure shows an embodiment of the present invention. 1, 20...Turn-off circuit, PT...Pulse transformer, 5...GTO, N1 , N2 , N3 ...PT winding, 109...Transistor, 101...Turn-off power supply, 102, 114... capacitor.
Claims (1)
イリスタにオフゲート電流を供給するターンオフ
回路において、 前記パルストランスの1次側には、オフゲート
電流をゲートターンオフサイリスタに供給するた
めの直流電源と、該直流電源によつて充電される
コンデンサと、該コンデンサの放電電流によつて
立上りが急峻で幅の狭いオフゲート電流を供給す
るための第1巻線と、前記直流電源から流れる電
流によつてオフゲート電流を供給するための第2
巻線とを備えるとともに、 前記パルストランスの2次側には、ゲートター
ンオフサイリスタの制御電極と主電極のうちの一
方の電極に接続される第3巻線を備えることを特
徴とするゲートターンオフサイリスタのターンオ
フ回路。[Claims] 1. In a turn-off circuit that supplies an off-gate current to a gate turn-off thyristor via a pulse transformer, the primary side of the pulse transformer includes a DC power supply for supplying an off-gate current to the gate turn-off thyristor; A capacitor charged by the DC power supply, a first winding for supplying an off-gate current with a steep rise and a narrow width by the discharging current of the capacitor, and an off-gate current supplied by the current flowing from the DC power supply. a second for supplying current;
and a third winding connected to one of the control electrode and the main electrode of the gate turn-off thyristor on the secondary side of the pulse transformer. turn-off circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247980A JPS56110476A (en) | 1980-02-06 | 1980-02-06 | Turn off circuit for gate turn off thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247980A JPS56110476A (en) | 1980-02-06 | 1980-02-06 | Turn off circuit for gate turn off thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56110476A JPS56110476A (en) | 1981-09-01 |
| JPS642248B2 true JPS642248B2 (en) | 1989-01-17 |
Family
ID=11806515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1247980A Granted JPS56110476A (en) | 1980-02-06 | 1980-02-06 | Turn off circuit for gate turn off thyristor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56110476A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186369A (en) * | 1982-04-26 | 1983-10-31 | Toshiba Corp | Gate pulse amplifier circuit |
| JPS59103564A (en) * | 1982-12-03 | 1984-06-15 | Toshiba Corp | Gate circuit for semiconductor element |
-
1980
- 1980-02-06 JP JP1247980A patent/JPS56110476A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56110476A (en) | 1981-09-01 |
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