JPS642257B2 - - Google Patents
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- Publication number
- JPS642257B2 JPS642257B2 JP6510680A JP6510680A JPS642257B2 JP S642257 B2 JPS642257 B2 JP S642257B2 JP 6510680 A JP6510680 A JP 6510680A JP 6510680 A JP6510680 A JP 6510680A JP S642257 B2 JPS642257 B2 JP S642257B2
- Authority
- JP
- Japan
- Prior art keywords
- terminals
- frequency
- input
- output
- time slot
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J4/00—Combined time-division and frequency-division multiplex systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
Description
【発明の詳細な説明】
この発明は送信回路に関し、特に送信回路内の
増幅器を常時全部有効に利用するようにした時分
割的送信回路に関するものである。
増幅器を常時全部有効に利用するようにした時分
割的送信回路に関するものである。
このような送信回路の用途としては電波妨害が
ある。電波妨害は、受信電波の周波数を分析し、
同一周波数の電波を送信して行うのであるが、そ
の際、一つの周波数に対し全出力で妨害する場合
もあれば、二つの周波数に対し出力を分けて妨害
する場合もある。後者のケースでは、二つの周波
数成分を同時に増幅しなければならないが、単一
の増幅器でこれを行うと周波数の差の成分や和の
成分が生じて好ましくないので、各周波数毎に別
個の増幅器を用いて行う。
ある。電波妨害は、受信電波の周波数を分析し、
同一周波数の電波を送信して行うのであるが、そ
の際、一つの周波数に対し全出力で妨害する場合
もあれば、二つの周波数に対し出力を分けて妨害
する場合もある。後者のケースでは、二つの周波
数成分を同時に増幅しなければならないが、単一
の増幅器でこれを行うと周波数の差の成分や和の
成分が生じて好ましくないので、各周波数毎に別
個の増幅器を用いて行う。
すなわちこの発明は2n個の電力増幅器を有する
送信回路において、時分割的に周波数を変更しな
がら運用するような場合に、上記2n個の電力増幅
器が常時全部その最大出力で動作できる回路を提
供することを目的としている。以下説明の便宜の
ためｎ＝２したがつて2n＝４の場合のこの発明の
実施例を図について説明する。
送信回路において、時分割的に周波数を変更しな
がら運用するような場合に、上記2n個の電力増幅
器が常時全部その最大出力で動作できる回路を提
供することを目的としている。以下説明の便宜の
ためｎ＝２したがつて2n＝４の場合のこの発明の
実施例を図について説明する。
第１図はこの発明の一実施例を示すブロツク結
線図で、１，２，３，４はそれぞれ入力端子で合
計22＝４個設けられる。５，６，７，８はそれぞ
れ入力端子１，２，３，４からの入力を増幅する
増幅器、９，１０，１１，１２はそれぞれ増幅器
５，６，７，８の出力の切換器、１３，１４，１
５はそれぞれ合成器、１６，１７は出力切換器、
１８，１９，２０はフイルターである。切換器
９，１０，１１，１２、合成器１３，１４，１
５、比較器１６，１７、フイルタ１８，１９，２
０によつて出力切換装置を構成する。但し１８，
１９，２０は回路構成上は不可欠のものではな
い。
線図で、１，２，３，４はそれぞれ入力端子で合
計22＝４個設けられる。５，６，７，８はそれぞ
れ入力端子１，２，３，４からの入力を増幅する
増幅器、９，１０，１１，１２はそれぞれ増幅器
５，６，７，８の出力の切換器、１３，１４，１
５はそれぞれ合成器、１６，１７は出力切換器、
１８，１９，２０はフイルターである。切換器
９，１０，１１，１２、合成器１３，１４，１
５、比較器１６，１７、フイルタ１８，１９，２
０によつて出力切換装置を構成する。但し１８，
１９，２０は回路構成上は不可欠のものではな
い。
第１図には示してないが端子１，２，３，４の
前には入力切換装置が存在し、周波数f0，f1，f2
の３種類の信号（一般的にはf0，f1，f2…foの
（ｎ＋１）種類の信号）を時間スロツトt1，t2，t3
（一般的にはt0，t1，t2，…to）に従つて切換えて
端子１，２，３，４に供給する。この入力切換状
況を第１図の時間スロツト（入力）に示す。すな
わち周波数f0の入力はタイムスロツトt0では端子
１，２，３，４全部（一般的には2n個の端子全
部）に接続され、タイムスロツトt1，t2（一般的
にはタイムスロツトt1，t2…to）では端子１，２
（一般的には端子１，２，３…２n-1）に接続され
る。また周波数f1の入力はタイムスロツトt1では
端子３，４（一般的には端子２n-1＋１，２n-1＋
２…２n）に接続され、タイムスロツトt2（一般的
にはタイムスロツトt2，t3…to）では端子３（一
般的には端子２n-1＋１，…２n-1＋２n-２、但し
ｎ３）に接続される。また周波数f2の入力はタ
イムスロツトt2で端子４に接続される。一般的に
はタイムスロツトtoでは端子１，２，…２n-1に
は周波数f0が、端子２n-1＋１，…２n-1＋２n-2に
は周波数f1が、端子２o-1＋２n-2＋１，…２n-1＋
２n-2＋２n-3には周波数f2が、端子２nには周波数
foが接続される。
前には入力切換装置が存在し、周波数f0，f1，f2
の３種類の信号（一般的にはf0，f1，f2…foの
（ｎ＋１）種類の信号）を時間スロツトt1，t2，t3
（一般的にはt0，t1，t2，…to）に従つて切換えて
端子１，２，３，４に供給する。この入力切換状
況を第１図の時間スロツト（入力）に示す。すな
わち周波数f0の入力はタイムスロツトt0では端子
１，２，３，４全部（一般的には2n個の端子全
部）に接続され、タイムスロツトt1，t2（一般的
にはタイムスロツトt1，t2…to）では端子１，２
（一般的には端子１，２，３…２n-1）に接続され
る。また周波数f1の入力はタイムスロツトt1では
端子３，４（一般的には端子２n-1＋１，２n-1＋
２…２n）に接続され、タイムスロツトt2（一般的
にはタイムスロツトt2，t3…to）では端子３（一
般的には端子２n-1＋１，…２n-1＋２n-２、但し
ｎ３）に接続される。また周波数f2の入力はタ
イムスロツトt2で端子４に接続される。一般的に
はタイムスロツトtoでは端子１，２，…２n-1に
は周波数f0が、端子２n-1＋１，…２n-1＋２n-2に
は周波数f1が、端子２o-1＋２n-2＋１，…２n-1＋
２n-2＋２n-3には周波数f2が、端子２nには周波数
foが接続される。
切換器９，１０，１１，１２，１６，１７の切
換はタイムスロツトt1，t2，t3に応じ常に同一周
波数の信号が合成せられて同一の端子に出力され
るように切換が行なわれ端子２１には周波数f0
が、端子２２には周波数f1が、端子２３には周波
数f2が出力される。すなわち時間スロツトt0にお
いては４個の増幅器５〜８は周波数f0の信号の電
力増幅に、時間スロツトt1においては４個の増幅
器中２個は周波数f0の信号の電力増幅に他の２個
は周波数f1の信号の電力増幅に用いられ、時間ス
ロツトt2おいては４個の増幅器中２個は周波数f0
の信号の電力増幅に、１個は周波数f1の信号の電
力増幅に、残りの１個は周波数f2の信号の増幅に
用いられる。
換はタイムスロツトt1，t2，t3に応じ常に同一周
波数の信号が合成せられて同一の端子に出力され
るように切換が行なわれ端子２１には周波数f0
が、端子２２には周波数f1が、端子２３には周波
数f2が出力される。すなわち時間スロツトt0にお
いては４個の増幅器５〜８は周波数f0の信号の電
力増幅に、時間スロツトt1においては４個の増幅
器中２個は周波数f0の信号の電力増幅に他の２個
は周波数f1の信号の電力増幅に用いられ、時間ス
ロツトt2おいては４個の増幅器中２個は周波数f0
の信号の電力増幅に、１個は周波数f1の信号の電
力増幅に、残りの１個は周波数f2の信号の増幅に
用いられる。
第２図は第１図の回路における送信電力の経過
を示すタイムチヤート図であつて、タイムスロツ
トt0では周波数f0の信号だけが最大出力の出力レ
ベルで、タイムスロツトt1では周波数f0の信号と
周波数f1の信号がそれぞれ最大出力の1/2の出力
レベルで、タイムスロツトt2では周波数f0の信号
が最大出力の1/2の出力レベルで、周波数f1の信
号と周波数f2の信号がそれぞれ最大出力の1/4の
出力レベルでそれぞれ出力されることを示してい
る。
を示すタイムチヤート図であつて、タイムスロツ
トt0では周波数f0の信号だけが最大出力の出力レ
ベルで、タイムスロツトt1では周波数f0の信号と
周波数f1の信号がそれぞれ最大出力の1/2の出力
レベルで、タイムスロツトt2では周波数f0の信号
が最大出力の1/2の出力レベルで、周波数f1の信
号と周波数f2の信号がそれぞれ最大出力の1/4の
出力レベルでそれぞれ出力されることを示してい
る。
なお、各タイムスロツトにおける各周波数f0，
f1，f2の組合せの順序、あるいは繰り返しの場合
のパタン等については、第２図に示す実施例に限
定されることなく、目的に応じた設計によつて定
められるプログラムを実施できることは申すまで
もない。
f1，f2の組合せの順序、あるいは繰り返しの場合
のパタン等については、第２図に示す実施例に限
定されることなく、目的に応じた設計によつて定
められるプログラムを実施できることは申すまで
もない。
なお上述の説明では入力端子と増幅器との数を
それぞれ22＝４個としたが、一般的に2n個の増幅
器、（ｎ＋１）個の入力周波数、（ｎ＋１）個のタ
イムスロツトについても同様な回路構成が可能で
ある。
それぞれ22＝４個としたが、一般的に2n個の増幅
器、（ｎ＋１）個の入力周波数、（ｎ＋１）個のタ
イムスロツトについても同様な回路構成が可能で
ある。
以上のようにこの発明によれば時分割的に多種
類の周波数を組合せた電力を発生することがで
き、かつ回路を構成する増幅器の最大能力を常に
発揮することができる。
類の周波数を組合せた電力を発生することがで
き、かつ回路を構成する増幅器の最大能力を常に
発揮することができる。
第１図はこの発明の一実施例を示すブロツク結
線図、第２図は第１図の回路における送信電力の
経過を示すタイムチヤート図である。 図において１，２，３，４はそれぞれ入力端
子、５，６，７，８はそれぞれ増幅器、９，１
０，１１，１２はそれぞれ切換器、１３，１４，
１５はそれぞれ合成器、１６，１７はそれぞれ切
換器、２１，２２，２３はそれぞれ出力端子であ
る。
線図、第２図は第１図の回路における送信電力の
経過を示すタイムチヤート図である。 図において１，２，３，４はそれぞれ入力端
子、５，６，７，８はそれぞれ増幅器、９，１
０，１１，１２はそれぞれ切換器、１３，１４，
１５はそれぞれ合成器、１６，１７はそれぞれ切
換器、２１，２２，２３はそれぞれ出力端子であ
る。
Claims (1)
- １ ｎを任意の正の整数とするとき、f0，f1，f2，
…foで表わされる（ｎ＋１）種類の周波数の発生
回路、2n個の入力端子、このそれぞれの入力端子
に対し上記発生回路の出力を接続するための入力
切換装置、上記それぞれの入力端子からの入力を
増幅するそれぞれの増幅回路、このそれぞれの増
幅回路の出力のうち同一周波数の出力を合成して
上記周波数f0，f1，f2，…foに対応する（ｎ＋１）
個の出力端子から出力する出力切換装置を備え、
上記入力切換装置と上記出力切換装置とにおける
切換はt0，t1，t2，…toで表わされる（ｎ＋１）
個のタイムスロツトにおいて同期して切換えら
れ、周波数f0の入力はタイムスロツトt0では2n個
の端子全部に接続されタイムスロツトt1〜toでは
上記2n個の端子のうち前半2n-1個の端子に接続さ
れ、周波数f1の入力はタイムスロツトt1では上記
2n個の端子のうち後半2n-1個の端子に接続されタ
イムスロツトt2〜toでは上記後半2n-1個の端子の
うち前半2n-2個の端子に接続され、周波数f2の入
力はタイムスロツトt2では上記後半2n-1個の端子
のうち後半2n-2個の端子に接続され、順次このよ
うに切換えられて周波数foの入力はタイムスロツ
トtoで後半2n-(n-1)個の端子のうち後半2n-n（＝１）
個の端子に接続されることを特徴とする送信回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6510680A JPS56161735A (en) | 1980-05-16 | 1980-05-16 | Signal transmission circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6510680A JPS56161735A (en) | 1980-05-16 | 1980-05-16 | Signal transmission circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56161735A JPS56161735A (en) | 1981-12-12 |
| JPS642257B2 true JPS642257B2 (ja) | 1989-01-17 |
Family
ID=13277305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6510680A Granted JPS56161735A (en) | 1980-05-16 | 1980-05-16 | Signal transmission circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56161735A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6436134A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Transmission power amplifying circuit |
| US4995055A (en) * | 1988-06-16 | 1991-02-19 | Hughes Aircraft Company | Time shared very small aperture satellite terminals |
-
1980
- 1980-05-16 JP JP6510680A patent/JPS56161735A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56161735A (en) | 1981-12-12 |
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