JPS6430930U - - Google Patents

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JPS6430930U
JPS6430930U JP12578487U JP12578487U JPS6430930U JP S6430930 U JPS6430930 U JP S6430930U JP 12578487 U JP12578487 U JP 12578487U JP 12578487 U JP12578487 U JP 12578487U JP S6430930 U JPS6430930 U JP S6430930U
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JP
Japan
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signal
timing
output
phase
sampling
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JP12578487U
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Pending legal-status Critical Current

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【図面の簡単な説明】
第１図は本考案の一実施例を示すブロツク図、
第２図は従来の技術によるデジタルＰＬＬ回路の
一例を示すブロツク図、第３図ａおよびｂはそれ
ぞれ本考案の一実施例および従来の技術の例によ
る入出力信号のタイミング説明図である。 １…固定周波数発振器、２…第一のサンプルタ
イミング発生回路、３…第二のサンプルタイミン
グ発生回路、４…カウンタ、５…出力レベル切換
回路、６…位相比較器、７…判定回路、８…ラツ
チ回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 固定周波数発振器の出力が印加されるカウンタ
    の値から入出力信号の位相差を読みとり、その値
    により出力信号の位相を制御する方式のデジタル
    ＰＬＬ回路において、前記固定周波数発振器出力
    の１周期のうちあらかじめ定められたタイミング
    で入力信号をサンプリングするタイミング信号を
    位相比較器へ出力する第一のサンプルタイミング
    発生回路と、前記固定周波数発振器出力の１周期
    のうち前記第一のタイミングと異なる第二のタイ
    ミングで入力信号をサンプリングするタイミング
    信号を前記位相比較器へ出力する第二のサンプル
    タイミング発生回路とを備えてなることを特徴と
    するデジタルＰＬＬ回路。
JP12578487U 1987-08-18 1987-08-18 Pending JPS6430930U (ja)

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JP12578487U JPS6430930U (ja) 1987-08-18 1987-08-18

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JP12578487U JPS6430930U (ja) 1987-08-18 1987-08-18

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JPS6430930U true JPS6430930U (ja) 1989-02-27

Family

ID=31376699

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JP12578487U Pending JPS6430930U (ja) 1987-08-18 1987-08-18

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61225927A (ja) * 1985-03-30 1986-10-07 Toshiba Corp デジタルロジツクｐｌｌ回路の位相比較器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61225927A (ja) * 1985-03-30 1986-10-07 Toshiba Corp デジタルロジツクｐｌｌ回路の位相比較器

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