JPS6440926U - - Google Patents
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- Publication number
- JPS6440926U JPS6440926U JP13513587U JP13513587U JPS6440926U JP S6440926 U JPS6440926 U JP S6440926U JP 13513587 U JP13513587 U JP 13513587U JP 13513587 U JP13513587 U JP 13513587U JP S6440926 U JPS6440926 U JP S6440926U
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- JP
- Japan
- Prior art keywords
- level
- output
- transistor
- converts
- conversion circuit
- Prior art date
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- Pending
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- 238000006243 chemical reaction Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Description
第１図は本考案の実施例を示す回路図、第２図
はＥＣＬの出力端子を終端する従来方法を示す回
路図、第３図は２種類の信号レベルすなわちＥＣ
Ｌレベルと０Ｖ又は―１Ｖレベルを示す波形図、
第４図は従来のレベル変換回路の回路図である。
はＥＣＬの出力端子を終端する従来方法を示す回
路図、第３図は２種類の信号レベルすなわちＥＣ
Ｌレベルと０Ｖ又は―１Ｖレベルを示す波形図、
第４図は従来のレベル変換回路の回路図である。
Claims (1)
- エミツタ結合論理ＩＣの出力レベルを０又は―
１Ｖのレベルに変換するレベル変換回路において
前記ＩＣ内部の出力エミツタフオロワの第１のト
ランジスタとＩＣ出力部に外部から取付ける第２
のトランジスタとで構成された差動対トランジス
タから成り、前記第２のトランジスタの開放コレ
クタ出力を利用することによつてＥＣＬレベルの
信号を０Ｖ又は―１Ｖレベルの信号に変換するレ
ベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13513587U JPS6440926U (ja) | 1987-09-03 | 1987-09-03 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13513587U JPS6440926U (ja) | 1987-09-03 | 1987-09-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6440926U true JPS6440926U (ja) | 1989-03-10 |
Family
ID=31394491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13513587U Pending JPS6440926U (ja) | 1987-09-03 | 1987-09-03 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6440926U (ja) |
-
1987
- 1987-09-03 JP JP13513587U patent/JPS6440926U/ja active Pending
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