JPS644218B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はマルチプロセツサ方式の実時間信号
処理装置に関する。

近年の情報処理技術、計測制御技術等の進歩に
伴い、実時間で高速な信号処理を行ないたいと言
う要求が各方面で生じている。この信号処理とい
うのは、入力信号に対してある種のまとまつた演
算を実行することである。この複雑な演算を行な
うには従来は大型計算機を用いて処理している。
しかし、入力信号数が増えたり高速な演算処理を
するためには、時間的に並列に入力信号を演算処
理しなければならないので、複数個の大型計算機
が必要となり、コストが非常に大きなものとな
る。また、制御も複雑なものになり、このような
大型計算機の演算に割り当てられる時間が不十分
な場合も生じる。

一方、半導体技術、とりわけLSI技術の発展に
より１個または数個のチツプである程度の信号処
理を高速に実行することのできるマイクロプロセ
ツサと称される集積回路部品が開発されている。
マイクロプロセツサの詳細に関しては、たとえば
昭和53年５月10日電子通信学会発行、監修相磯秀
夫「マイクロコンピユータとその応用」を参照さ
れたい。このマイクロプロセツサは１つのもつ演
算能力としては大型計算機に比して小さいが各演
算専用にプログラムすることができるので演算処
理を非常に高速で実行できる。このようなプロセ
ツサを複数個用いることにより従来の大型計算機
で行なわれているような信号処理を行なうことが
考えられており、これを一般にマルチプロセツサ
方式と称する。このマルチプロセツサ方式による
信号処理では、従来の大型計算機に行なわせてい
たある種のまとまつた演算は細かい基本演算に分
割され、例えば、ひとつのプロセツサでは対数、
平方根、指数関数演算更にはFFT演算のような
処理を一単位としてその演算を専用に実行するこ
とになる。複数個のプロセツサである種のまとま
つた演算を行なう場合、高速な実時間信号処理に
適しかつ演算の変更等の柔軟性拡張性を持つよう
にするにはそれらのプロセツサをどのように接続
したらよいかが問題となる。

従来より用いられているマルチプロセツサの構
成法として代表的なものを第１図と第２図に示
す。マルチプロセツサの構成法の詳細に関しては
たとえば、電子通信学会誌1977年２月号P125〜
P135を参照されたい。第１図は一般に多重バス
方式といわれる構成である。第１図において、参
照数字１はプロセツサ、参照数字２はバスコント
ローラ、参照数字３は入出力バス、参照数字４は
共通バスを表わす。複数個のプロセツサＰ、バス
コントローラＣを複数本のバス４で結んだ構成と
なつている。第２図は一般に環状バス方式といわ
れる構成である。第２図においては、１はプロセ
ツサ、２はバスコントローラ、３は入出力バス、
５は環状バスを表わす。複数個のプロセツサＰ、
バスコントローラＣを通常の一本の環状のバス５
で結んだ構成である。

しかし、これらの構成はいずれも柔軟性に富ん
だ汎用計算機をねらつたものであるため、高速な
実時間信号処理を実現するには不適である。すな
わち、従来の各構成においては入出力のデータ伝
送を同一バスで用いるため各プロセツサにおける
入出力時間が独立に必要である。また、同一バス
上のプロセツサ間においては一つのプロセツサの
データ入力あるいは出力時間中は他のプロセツサ
の入力あるいは出力行為がさまたげられる場合が
生じる。そのため、バスの使用効率が悪くデータ
伝送時間が長くなり、実時間信号処理ではその分
演算時間が短くなる。まず、第２図に示す環状バ
ス方式においては、時間的に並列処理しなければ
ならず、しかも処理するデータ数が多いような場
合には、バスが一本であるためにバス使用におけ
る競合が問題となり、データの伝送に多くの時間
をとられる。また、第１図に示す多重バス方式に
おいては、バスの競合は減少するが、プロセツサ
およびバスコントローラにバスを選択したり、複
数のバスからの要求の中から一つを選択するよう
な機構が必要であるためバス間のデータの授受の
制御が非常に複雑でありまた時間もかかる。しか
もプロセツサの数の増設、演算方法の変更に対し
てはハード的な困難を伴いデータの送受の制御が
更に複雑となり、拡張性に対しては特に難があ
る。

本発明の目的はマルチプロセツサ方式において
高速で大量な実時間信号処理が実現できしかも演
算の拡張・変更によるプロセツサの増設およびプ
ロセツサ間の信号の行き先の変更等に対しても容
易に対応できその制御も簡単なプロセツサ間の接
続構成をもつマルチプロセツサ方式の実時間信号
処理装置を提供することにある。

本発明の装置は、複数個の独立なプロセツサか
らなるプロセツサ列を複数個行方向に配置し、前
記プロセツサ列内のプロセツサの出力を次の行の
プロセツサ列内の任意のプロセツサへ入力を与え
る機能を有するデータパスにより各プロセツサ列
間を接続し、複数個のプロセツサからなるプロセ
ツサ列を前記データパスとが交互になるよう順次
くり返された構成を有する。データは最初のプロ
セツサ列に入力され順次各プロセツサ列で信号処
理が行なわれ最終段のプロセツサ列から処理済の
データが得られる。

一般に、実時間信号処理はその特質として一つ
のまとまつた複雑な演算を、基本演算が時間的に
継続に何段かつながつたものとみることができ
る。すなわち、多くの基本演算が並列に行なわれ
るのではなく、一つの演算結果を用いて次の演算
を行ないまたその演算結果を用いて次の演算を行
なうといつた形になつている。このような演算は
基本演算ごとにプロセツサを決めて、このプロセ
ツサをいくつか一方向に継続につなげて演算処理
すれば高速な演算が期待できる。また、継続に行
なわれる演算の中には時間的に並列に演算処理で
きるものやプロセツサの演算処理能力により何個
かのプロセツサを並列に用いて演算処理しなけれ
ばならないものもある。更に、高速な信号処理を
実現するためにはプロセツサ内における演算時間
を短縮することはもちろんであるが、プロセツサ
間のデータ伝送をいかに短時間で行なうかが重要
な問題となる。したがつて、実時間信号処理に適
した構成すなわちプロセツサ間のデータの流れが
一方向になるように制御しやすく、並列処理にも
適した構成をとる必要がある。しかもプロセツサ
間のデータ伝送が短縮でき、かつ制御の簡単にな
る構成を考える必要がある。

次にこの発明について図面を用いて説明する。
第３図に本発明の一実施例をブロツク図で示す。
第３図において、６はプロセツサの入力用バス、
７はプロセツサ出力用バス、８は入力端子、９は
出力端子、１０は第１段目プロセツサ、１１は第
１段目データパス、１２は第２段目プロセツサ、
１３は第２段目データパス、１４は最終段プロセ
ツサを表わす。破線は同じ構成のくり返しを表わ
し、以下の図でも同様である。データパスDP１
１および１３とは演算処理に従つてプロセツサ各
段間のデータの送受を実現するものである。その
構成は前段のプロセツサからの出力データを次段
の任意のプロセツサに入力することができる結合
方式のものであればよく、後述するように、各種
の方式が考えられる。本発明におけるデータの流
れは、実時間信号処理の特徴に従いプロセツサか
らデータパスへと順次、非可逆的な一方向に送ら
れる。第３図において、入力端子８から入力され
たデータは時間的には左から右に送られ、演算処
理された結果が出力端子９に出力される。したが
つて、第３図の各プロセツサでは６が入力用バス
となりそこから前段のプロセツサからのデータが
入力され、出力用バス７から次段のプロセツサに
演算処理後のデータが出力される。以後このよう
なマルチプロセツサ方式の構成をパイプライン構
成と称する。

以下にパイプライン構成によるマルチプロセツ
サ方式の働きについて詳述する。プロセツサはそ
の扱えるデータ数及び記憶素子容量などにより一
つのプロセツサで実行できる演算能力が限定され
る。したがつて、処理しようとする演算の大き
さ、方法及び速度によつてパイプライン構成の段
数及び各段で並列処理を行なうプロセツサの個数
が決まる。そこで実時間信号処理におけるデータ
の流れに従い、プロセツサを演算順序に従つて配
置し、その各段のプロセツサ列間のデータ伝送を
行なう。データ伝送は各段間で前段の各プロセツ
サから次にくるプロセツサ列のどのプロセツサか
を指定すればよいので、一本のバスに全プロセツ
サが接続されていてデータの送り先の指定対象が
すべてのプロセツサであるような場合に比べ制御
が簡単になる。第３図において、入力端子８から
入力されたデータは第１段目のプロセツサ１０の
列により並列に演算処理される。第２段目のプロ
セツサ列の各プロセツサ１２は第１段目のデータ
パス１１により前段の各プロセツサ１０の出力の
うち必要な結果が供給される。データパス１１は
前段の各プロセツサ１０からの出力データを演算
に従つて次段の任意のプロセツサ１２に入力する
ことが可能なものを考えているので、前段の一つ
のプロセツサ１０からの出力を次段の複数個のプ
ロセツサ１２に供給したり、前段の複数個のプロ
セツサ１０からの出力を次段の一つのプロセツサ
１２に供給したりすることができる。また計算の
種類、方法により途中の段で結果の一部が得られ
ることもある。以上のようにして非常に複雑な計
算でも段数及び各段のプロセツサの個数を演算に
従つて増設することにより実現でき、その拡張も
容易である。また、演算方法、演算順序の変更に
対してもハード的にはプロセツサの差し替えだけ
で容易に対応できる。

次にこのパイプライン構成によるマルチプロセ
ツサ方式の演算処理時間について述べる。従来の
構成においては入出力データを同一バスを用い
て、更には複数個のプロセツサが同一バスを用い
てバスコントローラにより制御していた。したが
つて、各プロセツサでの入出力時間がそれぞれ必
要であり、またプロセツサ間でのバス使用におけ
る競合が存在するため、データの入出力時間が長
くなり高速な実時間信号処理という観点からは時
間のむだがあつた。ところが、パイプライン構成
においてはデータの入力側と出力側は分離されて
いる。そのためデータの入力、出力を演算処理能
力の許す範囲でそれぞれ独立に実行することがで
きるので、各プロセツサ自身にはデータの入出力
での待ち時間がない。また、各データパスは全く
分離されているため、それぞれのデータパスはそ
のデータパスにつながるプロセツサ間の競合を除
いて独立にデータ伝送できるため効率的なデータ
伝送方式が実現できる。

ここで、第３図で用いたデータパスの具体例に
ついて以下に説明する。データパスに関しては前
述した機能をもつものならばどのような構成のも
のでもよい。従来の例で説明した多重バス方式、
環状バス方式の他、単一バスにより複数個のプロ
セツサが接続される単一バス方式、各プロセツサ
間をすべて専用の結合路で接続するマルチポート
方式及びクロスバススイツチと同じようにスイツ
チによりすべてのプロセツサを結合するマトリツ
クススイツチ方式のような接続法のいずれを用い
てもよい。しかし、構成の簡単さ、回路規模の大
きさ、制御の容易さ、融通性および拡張性等の多
方面から見て実現しやすいと考えられるデータパ
スの構成を次に説明する。

その１つは第４図の構成によるものである。図
ではプロセツサ列間の一つのデータパスを例に説
明している。第４図において、６は入力用バス、
７は出力用バス、１５はデータパスで結ばれる前
段のプロセツサ、１６は次段のプロセツサ、１７
は共通バスである。結線方法は前段のプロセツサ
１５の出力用バス７と次段のプロセツサ１６の入
力用バス６を順次共通バス１７で結んだものであ
る。この構成に適合するデータ伝送方式としてパ
ケツト交換方式を用いたデータ伝送方式がある。
パケツト交換方式に関しては、たとえば、電子通
信学会誌1978年４月号P.381〜P.385に詳しく説明
してあるので、ここでは説明を略す。パケツト交
換方式によるデータ伝送では前段のプロセツサ１
５では出力データに次段のプロセツサ１６の宛名
を付けて送出し、次段のプロセツサ１６ではこの
宛名を読みとり自分のプロセツサ宛のデータを取
り込む。

第５図は第４図と同じ構成に含まれるが双方向
性のバスを用いないで一方向性の伝送路で表わし
たものである。第５図において、１５はデータパ
スで結ばれる前段のプロセツサ、１６は次段のプ
ロセツサ、１８はプロセツサ列の入力側を結ぶ伝
送路、１９はプロセツサ列の出力側を結ぶ伝送
路、２０は前段のプロセツサの出力側と次段のプ
ロセツサの入力側を結ぶ伝送路である。同じ段の
各プロセツサ１５の出力データを次段の各プロセ
ツサ１６まで順次送る構成になつている。このと
き、各プロセツサ１５および１６では必要に応じ
て経由する信号をある時間保持できる構成であつ
てもよい。パケツト交換方式によるデータ伝送で
第４図のデータパスを用いるか第５図のデータパ
スを用いるかは、信頼性、フアンアウトの制限お
よびデータ出力制御の複雑さなどにより決めれば
よい。このパケツト交換方式によるデータ伝送は
演算の変更等には融通性があり、データの伝送時
間も短くできるが、制御はやや複雑である。

データパスのもう一つの実現例は第６図の構成
によるものである。第６図において、６は入力用
バス、７は出力用バス、１５はデータパスで結ば
れる前後のプロセツサ、１６は次段のプロセツ
サ、２１は出力側共通バス、２２は入力側共通バ
ス、２３は交換回路を表わす。前段の各プロセツ
サ１６の入力用バス６は入力側共通バス２２によ
りそれぞれ結線されている。交換回路２３は前後
の各プロセツサ１５からの出力データを収集し、
一度メモリに蓄え次段のプロセツサ列内の各プロ
セツサの取込み順に並び換えた後、次段の各プロ
セツサ１６への入力信号として送り出す機能をも
つている。この交換回路２３を介して前段の出力
側共通バス２１と次段の入力側共通バス２２とが
結合されている。この構成は簡単であるが交換回
路に入出力する時間がかかる点が欠点である。

以上、データパスの構成およびそのときのデー
タ伝送方式について具体例を第４，５および６図
を参照して説明した。いずれも一長一短はある
が、第１図および第２図に示した従来のマルチプ
ロセツサの構成に比してデータ伝送の高速性、融
通性および回路規模の点で優れている構成となつ
ている。

以上説明したように、本発明によれば、高速な
実時間信号処理が可能であり、演算変更等による
プロセツサの増設に対しても、プロセツサ間の信
号の行き先変更に対しても、拡張性および融通性
に富み、また、制御も容易な信号処理が実現でき
る。

【図面の簡単な説明】

第１図および第２図は従来のマルチプロセツサ
方式の構成を示すブロツク図であり、第３図は本
発明の一実施例を示すブロツク図および第４図、
第５図ならびに第６図は本発明に用いられるデー
タパスの例を示すブロツク図である。 図において、１……プロセツサ、２……バスコ
ントローラ、３……入出力バス、４……共通バ
ス、５……環状バス、６……プロセツサの入力バ
ス、７……プロセツサの出力バス、８……入力端
子、９……出力端子、１０……第１段目プロセツ
サ、１１……第１段目データパス、１２……第２
段目プロセツサ、１３……第２段目データパス、
１４……最終段プロセツサ、１５……データパス
で結ばれる前段のプロセツサ、１６……次段のプ
ロセツサ、１７……共通バス、１８……プロセツ
サ列の入力側を結ぶ伝送路、１９……プロセツサ
列の出力側を結ぶ伝送路、２０……前段のプロセ
ツサの出力側と次段のプロセツサの入力側を結ぶ
伝送路、２１……出力側共通バス、２２……入力
側共通バス、２３……交換回路。

Claims (1)

1. 【特許請求の範囲】 １ マイクロプロセツサを複数個用いて実時間信
   号処理を実行するマルチプロセツサ方式の実時間
   信号処理装置において、複数個の独立なマイクロ
   プロセツサからなるマイクロプロセツサ列を複数
   個行方向に配置し、前記マイクロプロセツサ列内
   の各マイクロプロセツサの出力を次の行のマイク
   ロプロセツサ列内の任意のマイクロプロセツサの
   入力に与える機能を有するデータパスにより各マ
   イクロプロセツサ列間を接続し、これにより複数
   個のマイクロプロセツサからなるマイクロプロセ
   ツサ列と前記データパスとが交互になるよう順次
   くり返される構成を持ち、最初のマイクロプロセ
   ツサ列にデータを入力し順次各マイクロプロセツ
   サ列で信号処理を行ない最終段のマイクロプロセ
   ツサ列から処理済のデータを得ることを特徴とす
   るマルチプロセツサ方式の実時間信号処理装置。 ２ 前記データパスが、マイクロプロセツサ列内
   の複数個のマイクロプロセツサの各々の出力をそ
   れぞれ接続するための出力共通バスと、次段のマ
   イクロプロセツサ列内の複数個のマイクロプロセ
   ツサの各々の入力をそれぞれ接続するための入力
   共通バスと、前段のマイクロプロセツサ列内の各
   マイクロプロセツサの出力データを蓄えるための
   メモリを有し次段のプロセツサ列内の各マイクロ
   プロセツサの取込み順に並び換え次段のマイクロ
   プロセツサ列内の入力データとして送出するよう
   前記出力共通バスと前記入力共通バスとの間に置
   かれた交換回路とを備えたことを特徴とする特許
   請求の範囲第１項記載のマルチプロセツサ方式の
   実時間信号処理装置。 ３ 前記、データパスが、マイクロプロセツサ列
   内の複数個のマイクロプロセツサのそれぞれの出
   力と次段のマイクロプロセツサ列内の複数個のマ
   イクロプロセツサのそれぞれの入力とを接続する
   共通バスで構成されたことを特徴とする特許請求
   の範囲第１項記載のマルチプロセツサ方式の実時
   間信号処理装置。