JPS647522B2 - - Google Patents
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- JPS647522B2 JPS647522B2 JP16612582A JP16612582A JPS647522B2 JP S647522 B2 JPS647522 B2 JP S647522B2 JP 16612582 A JP16612582 A JP 16612582A JP 16612582 A JP16612582 A JP 16612582A JP S647522 B2 JPS647522 B2 JP S647522B2
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はソースを結合した差動増巾電界効果ト
ランジスタ対の各々の負荷にアクテイブロードと
して電界効果トランジスタ（以下FETと称す）
を使用したFET差動増巾回路及びFET増巾回路
の各々のアクテイブロードとしてFETを使用し
たソース結合FET論理回路（以下SCFLと称す）
のソース結合型FET増巾回路に係り、大振巾入
力信号時リミツタ効果が高く出力電圧波形を劣化
させないソース結合型FET増巾回路に関する。
ランジスタ対の各々の負荷にアクテイブロードと
して電界効果トランジスタ（以下FETと称す）
を使用したFET差動増巾回路及びFET増巾回路
の各々のアクテイブロードとしてFETを使用し
たソース結合FET論理回路（以下SCFLと称す）
のソース結合型FET増巾回路に係り、大振巾入
力信号時リミツタ効果が高く出力電圧波形を劣化
させないソース結合型FET増巾回路に関する。
(b) 従来技術と問題点
従来ソース結合FET差動増巾回路及びSCFLで
は負荷にアクテイブロードとしてFETを使用し、
その飽和ドレイン電流を共通ソースに接続される
電流源の電流の1/2程度に選ぶ方式がある。この
方式では負荷にアクテイブロードを使用している
ため負荷抵抗は非常に大きく電源電圧が低くとも
利得をかせぐことができるが、入力電圧の平衡点
を基準として大振巾の入力信号が入力すると、出
力波形に段が出来、出力波形が劣化する欠点があ
る。
は負荷にアクテイブロードとしてFETを使用し、
その飽和ドレイン電流を共通ソースに接続される
電流源の電流の1/2程度に選ぶ方式がある。この
方式では負荷にアクテイブロードを使用している
ため負荷抵抗は非常に大きく電源電圧が低くとも
利得をかせぐことができるが、入力電圧の平衡点
を基準として大振巾の入力信号が入力すると、出
力波形に段が出来、出力波形が劣化する欠点があ
る。
以下大振巾入力信号時の出力波形劣化について
説明する。
説明する。
第１図は従来例のFET差動増巾回路の回路図、
第２図は第１図の回路で入力端子IN2をアースし
た場合、入力端子IN1に入力する電圧V1の振巾が
小さい場合（Ａ領域）のFET TR1の電流の静特
性及び電圧V1が大きくなりＢ領域になつた場合
のFET TR2の電流の静特性、及び電圧V1が更に
大きくなりＣ領域になつた場合のFET TR2の電
流の静特性及びFET TR3又はTR4の電流の静特
性を示す静特性図、第３図は第２図に対応して入
力電圧V1がＡ、Ｂ、Ｃ領域になつた場合の出力
電圧V01，V02の電圧変化を示す特性図、第４図
は入力IN1に正弦波の電流が印加された場合の出
力電圧V01，V02の波形を示す特性図である。
第２図は第１図の回路で入力端子IN2をアースし
た場合、入力端子IN1に入力する電圧V1の振巾が
小さい場合（Ａ領域）のFET TR1の電流の静特
性及び電圧V1が大きくなりＢ領域になつた場合
のFET TR2の電流の静特性、及び電圧V1が更に
大きくなりＣ領域になつた場合のFET TR2の電
流の静特性及びFET TR3又はTR4の電流の静特
性を示す静特性図、第３図は第２図に対応して入
力電圧V1がＡ、Ｂ、Ｃ領域になつた場合の出力
電圧V01，V02の電圧変化を示す特性図、第４図
は入力IN1に正弦波の電流が印加された場合の出
力電圧V01，V02の波形を示す特性図である。
図中TR1〜TR5はFET、＋VDDは正の電源電圧、
−VSSは負の電源電圧、V01，V02は出力電圧、V1
は入力電圧を示す。
−VSSは負の電源電圧、V01，V02は出力電圧、V1
は入力電圧を示す。
入力電圧V1の振巾が小さいＡ領域で動作する
場合に付説明すると、FET TR1，TR2が平衡状
態にある時（この場合はV1＝０）のFET TR1の
動作点は第２図第３図のＤ点で電流はほぼ１ｍＡ
であり出力電圧V01はVDD／２である。このＤ点
を中心にして入力電圧V1の変化が小さい間（第
２図の０±ΔV）は第２図第３図のFET TR3，
TR4の飽和電流領域であるＡ領域で動作し通常の
差動増巾器として動作する。しかし入力電圧V1
がＡ領域一杯の所迄大きくなると、FET TR1，
TR2の電源はFET TR3，TR4の飽和電流１ｍＡ
で押さえられしばらくの間は出力電圧V01，V02
は変化しない。
場合に付説明すると、FET TR1，TR2が平衡状
態にある時（この場合はV1＝０）のFET TR1の
動作点は第２図第３図のＤ点で電流はほぼ１ｍＡ
であり出力電圧V01はVDD／２である。このＤ点
を中心にして入力電圧V1の変化が小さい間（第
２図の０±ΔV）は第２図第３図のFET TR3，
TR4の飽和電流領域であるＡ領域で動作し通常の
差動増巾器として動作する。しかし入力電圧V1
がＡ領域一杯の所迄大きくなると、FET TR1，
TR2の電源はFET TR3，TR4の飽和電流１ｍＡ
で押さえられしばらくの間は出力電圧V01，V02
は変化しない。
Ｄ点を中心にして入力電圧V1の振巾が更に大
きくなると、FET TR3，TR4の飽和電流で押さ
えられていた状態からはずれ、例えばFET TR1
のゲートソース間は正バイアスされゲートソース
間には若干電流が流れると、FET TR5の飽和電
流が２ｍＡであるためFET TR2の電流は減少し
第２図に示す如くアクテイブロードTR4の低負荷
領域で動作し、出力電圧V01，V02は第３図のＢ
領域に示す如く小さい利得で変化する。
きくなると、FET TR3，TR4の飽和電流で押さ
えられていた状態からはずれ、例えばFET TR1
のゲートソース間は正バイアスされゲートソース
間には若干電流が流れると、FET TR5の飽和電
流が２ｍＡであるためFET TR2の電流は減少し
第２図に示す如くアクテイブロードTR4の低負荷
領域で動作し、出力電圧V01，V02は第３図のＢ
領域に示す如く小さい利得で変化する。
Ｄ点を中心にして入力電圧V1の振巾が更に大
きくなると、例えばFET TR1のゲートソース間
は更に正バイアスされFET TR1の内部のゲート
ソース間のダイオードを通して電流が流れPNジ
ヤンクシヨン電位をこえるため、第２図のFET
TR2の電流の（Ｃ領域）に示す如く、FET TR2
はドレイン電流が０になりピンチオフする。従つ
て出力電圧V01，V02は変化しない。
きくなると、例えばFET TR1のゲートソース間
は更に正バイアスされFET TR1の内部のゲート
ソース間のダイオードを通して電流が流れPNジ
ヤンクシヨン電位をこえるため、第２図のFET
TR2の電流の（Ｃ領域）に示す如く、FET TR2
はドレイン電流が０になりピンチオフする。従つ
て出力電圧V01，V02は変化しない。
以上の状態をまとめたのが第３図で、Ａ領域で
は通常の差動増巾器として動作し、Ｂ領域へ移行
する所で出力電圧V01，V02が変化しない所があ
りＢ領域に移行すると低利得で出力電圧V01，
V02は変化しＣ領域となると出力電圧V01，V02は
変化しない。この第３図に示す特性を用い入力
IN1に正弦波の入力電圧を印加した場合の出力電
圧V01，V02の波形を示したのが第４図で、振巾
の小さい間は出力電圧V01，V02は利得の大きい
変化をし、振巾が少し大きくなるとイ，ロ，ハ，
ニに示す如く電圧は変化せず段が出来、振巾が更
に大きくなると利得の小さい変化をし、又更に振
巾が大きくなると出力電圧V01，V02は飽和する。
このイ，ロ，ハ，ニに示す如く段が出来出力電圧
V01，V02の波形は劣化する欠点がある。
は通常の差動増巾器として動作し、Ｂ領域へ移行
する所で出力電圧V01，V02が変化しない所があ
りＢ領域に移行すると低利得で出力電圧V01，
V02は変化しＣ領域となると出力電圧V01，V02は
変化しない。この第３図に示す特性を用い入力
IN1に正弦波の入力電圧を印加した場合の出力電
圧V01，V02の波形を示したのが第４図で、振巾
の小さい間は出力電圧V01，V02は利得の大きい
変化をし、振巾が少し大きくなるとイ，ロ，ハ，
ニに示す如く電圧は変化せず段が出来、振巾が更
に大きくなると利得の小さい変化をし、又更に振
巾が大きくなると出力電圧V01，V02は飽和する。
このイ，ロ，ハ，ニに示す如く段が出来出力電圧
V01，V02の波形は劣化する欠点がある。
次にSCFLについて第５図第６図で説明する。
第５図は従来例のSCFLの回路図、第６図は第５
図の回路を図記号で示した図である。
第５図は従来例のSCFLの回路図、第６図は第５
図の回路を図記号で示した図である。
図中TR1′〜TR5′，TR1″はFET、VDDは正の電
源電圧、−VSSは負の電源電圧、Vrefは閾値電圧を
示す。
源電圧、−VSSは負の電源電圧、Vrefは閾値電圧を
示す。
第５図のSCFLは第６図の図記号で示す如き動
作をするもので出力OUT2ではオア回路、出力
OUT1ではノア回路を構成し、差動出力が得られ
アクテイブロードを用いているので電源電圧＋
VDDは低くてよく又入力IN1，IN2に印加される矩
形波状の電圧は閾値電圧Vrefを中心にして大きい
時は“１”レベル小さい時は“０”レベルとして
動作する。
作をするもので出力OUT2ではオア回路、出力
OUT1ではノア回路を構成し、差動出力が得られ
アクテイブロードを用いているので電源電圧＋
VDDは低くてよく又入力IN1，IN2に印加される矩
形波状の電圧は閾値電圧Vrefを中心にして大きい
時は“１”レベル小さい時は“０”レベルとして
動作する。
而かし入力電圧の振巾が閾値電圧Vvefと等しい
平衡状態を中心にして大きくなり、先にFET差
動増巾器の例で説明した如くＡ領域を経てＢ領域
に入るようになると出力OUT1，OUT2の電圧波
形は第４図の出力電圧波形と同様に段が出来出力
電圧波形が劣化する欠点を持つ。
平衡状態を中心にして大きくなり、先にFET差
動増巾器の例で説明した如くＡ領域を経てＢ領域
に入るようになると出力OUT1，OUT2の電圧波
形は第４図の出力電圧波形と同様に段が出来出力
電圧波形が劣化する欠点を持つ。
(c) 発明の目的
本発明の目的は上記の欠点をなくし、大振巾入
力信号リミツタ効果が高く出力電圧波形を劣化さ
せないソース結合型FET増巾回路の提供にある。
力信号リミツタ効果が高く出力電圧波形を劣化さ
せないソース結合型FET増巾回路の提供にある。
(d) 発明の構成
この目的は本発明によれば差動増幅電界効果ト
ランジスタ対のソースは互いに結合されて共通の
定電流源を介して低電位電源に接続され、ゲート
には夫々入力信号又は一方には入力信号、他方に
は閾値電圧が与えられ一方各々のドレインはアク
テイブロードとしての電界効果トランジスタを介
して高電位電源に接続され、アクテイブロードと
しての電界効果トランジスタの飽和ドレイン電流
は共通の定電流源の1/2に選ばれるような構成に
おいて、各アクテイブロード用電界効果トランジ
スタのソース、ドレイン間にはこの端子間電圧が
一定値以上の場合導通状態となる如きツエナーダ
イオード特性を有する非直線素子が逆方向に並列
に接続されてなることを特徴とするソース結合型
電界効果トランジスタ増幅回路によつて達成され
る。即ち本発明によれば小信号入力時には負荷抵
抗を高くし、大入力信号時には負荷抵抗を下げ、
歪みの少ない出力電圧波形をうることが出来る。
ランジスタ対のソースは互いに結合されて共通の
定電流源を介して低電位電源に接続され、ゲート
には夫々入力信号又は一方には入力信号、他方に
は閾値電圧が与えられ一方各々のドレインはアク
テイブロードとしての電界効果トランジスタを介
して高電位電源に接続され、アクテイブロードと
しての電界効果トランジスタの飽和ドレイン電流
は共通の定電流源の1/2に選ばれるような構成に
おいて、各アクテイブロード用電界効果トランジ
スタのソース、ドレイン間にはこの端子間電圧が
一定値以上の場合導通状態となる如きツエナーダ
イオード特性を有する非直線素子が逆方向に並列
に接続されてなることを特徴とするソース結合型
電界効果トランジスタ増幅回路によつて達成され
る。即ち本発明によれば小信号入力時には負荷抵
抗を高くし、大入力信号時には負荷抵抗を下げ、
歪みの少ない出力電圧波形をうることが出来る。
(e) 発明の実施例
以下本発明の実施例につき図に従つて説明す
る。第７図は本発明の実施例のFET差動増巾回
路の回路図、第８図は第７図の場合の出力電圧
V01′に対応したFET TR3の電流の静特性及びツ
エナーダイオードD1の電流特性及びFET TR1に
流れる電流特性の特性図、第９図は第８図の場合
の入力電圧V1が変化した場合の出力電圧V01′，
V02′の電圧変化を示す特性図、第１０図は第７図
の回路で入力電圧の変化に対する出力電圧の波形
図である。
る。第７図は本発明の実施例のFET差動増巾回
路の回路図、第８図は第７図の場合の出力電圧
V01′に対応したFET TR3の電流の静特性及びツ
エナーダイオードD1の電流特性及びFET TR1に
流れる電流特性の特性図、第９図は第８図の場合
の入力電圧V1が変化した場合の出力電圧V01′，
V02′の電圧変化を示す特性図、第１０図は第７図
の回路で入力電圧の変化に対する出力電圧の波形
図である。
図中第１図と同一機能のものは同一記号で示
す。D1，D2は同一特性のツエナーダイオードで
非直線素子である。i1はアクテイブロードFET
TR3に流れる電流とツエナーダイオードD1に流
れる電流の和である。又FET TR3，TR4の飽和
電流は電流源FET TR5の飽和電流の1/2に設定
する。
す。D1，D2は同一特性のツエナーダイオードで
非直線素子である。i1はアクテイブロードFET
TR3に流れる電流とツエナーダイオードD1に流
れる電流の和である。又FET TR3，TR4の飽和
電流は電流源FET TR5の飽和電流の1/2に設定
する。
第８図ではFET TR3の飽和電流を１ｍＡ電流
源FET TR5の飽和電流を２ｍＡとしている。又
第８図第９図のＥ点はFET TR1，TR2が平衡状
態にある時のFET TR1の電流点であり出力電圧
V01′，V02′の動作範囲の中心点である。又V01′，
V02′はFET TR1，TR2の出力電圧を示し、入力
IN2はアースされているものとして説明する。
源FET TR5の飽和電流を２ｍＡとしている。又
第８図第９図のＥ点はFET TR1，TR2が平衡状
態にある時のFET TR1の電流点であり出力電圧
V01′，V02′の動作範囲の中心点である。又V01′，
V02′はFET TR1，TR2の出力電圧を示し、入力
IN2はアースされているものとして説明する。
今出力電圧V01′に着目すると第８図のａ〜ｂ領
域では出力電圧V01′は小さい従つてツエナーダイ
オードD1には一定値以上の電圧が印加されツエ
ナーダイオードD1には電流が流れる。
域では出力電圧V01′は小さい従つてツエナーダイ
オードD1には一定値以上の電圧が印加されツエ
ナーダイオードD1には電流が流れる。
この電流は第８図に示す如く出力電圧V01′が小
さい程大きい。
さい程大きい。
しかし電流源FET TR5の飽和電流２ｍＡで押
さえられ最大２ｍＡとなる。この状態ではFET
TR3の両端はツエナーダイオードD1にて短絡状
態となるためFET TR3に流れる電流は従来の如
く飽和電流１ｍＡをしばらく保つことなく小さく
なり、電流i1はツエナーダイオードD1に流れる電
流で支配されるようになりFET TR1の負荷抵抗
は小さい。出力電圧V01′が第８図のｂ点以上では
ツエナーダイオードD1には電流が流れずツエナ
ーダイオードD1は開放状態である。第８図のａ
〜ｃ領域ではFET TR3は飽和領域であるため負
荷抵抗は大きい。第８図のｃ〜ｄ領域ではFET
TR3は非飽和領域になるので負荷抵抗は小さい。
さえられ最大２ｍＡとなる。この状態ではFET
TR3の両端はツエナーダイオードD1にて短絡状
態となるためFET TR3に流れる電流は従来の如
く飽和電流１ｍＡをしばらく保つことなく小さく
なり、電流i1はツエナーダイオードD1に流れる電
流で支配されるようになりFET TR1の負荷抵抗
は小さい。出力電圧V01′が第８図のｂ点以上では
ツエナーダイオードD1には電流が流れずツエナ
ーダイオードD1は開放状態である。第８図のａ
〜ｃ領域ではFET TR3は飽和領域であるため負
荷抵抗は大きい。第８図のｃ〜ｄ領域ではFET
TR3は非飽和領域になるので負荷抵抗は小さい。
以上の説明は出力電圧V02′に着目すればFET
TR2の負荷の状態は同様に変化する。
TR2の負荷の状態は同様に変化する。
入力IN1，IN2の入力電圧が等しく例えば０で
FET TR1，TR2が平衡状態にある時のFET
TR1の電流i1を出力電圧V01′の変化する電圧範囲
の中点第８図のＥ点に選ぶことにより、出力電圧
V01′，V02′は第９図に示す如く入力電圧V1が小振
巾の間（第８図のｂ〜ｃ領域）はｂ〜ｃ間に示す
如くFET TR1，TR2の利得は大きく出力電圧
V01′，V02′は急激に変化し、入力電圧V1の値が０
より小さくなり出力電圧V01′，V02′が第８図のｃ
〜ｄ領域又は入力電圧V1の値が０より大きくな
り出力電圧V01′，V02′が第８図のａ〜ｂ領域にな
るとFET TR1，TR2の利得は減少し第９図ａ〜
ｂ ｃ〜ｄ間に示す如くリミツタとして動作し、
入力電圧V1が上記より更に小さく又は大きくな
ると出力電圧V01′，V02′は０又は電源電圧VDDと
なり一定となる。
FET TR1，TR2が平衡状態にある時のFET
TR1の電流i1を出力電圧V01′の変化する電圧範囲
の中点第８図のＥ点に選ぶことにより、出力電圧
V01′，V02′は第９図に示す如く入力電圧V1が小振
巾の間（第８図のｂ〜ｃ領域）はｂ〜ｃ間に示す
如くFET TR1，TR2の利得は大きく出力電圧
V01′，V02′は急激に変化し、入力電圧V1の値が０
より小さくなり出力電圧V01′，V02′が第８図のｃ
〜ｄ領域又は入力電圧V1の値が０より大きくな
り出力電圧V01′，V02′が第８図のａ〜ｂ領域にな
るとFET TR1，TR2の利得は減少し第９図ａ〜
ｂ ｃ〜ｄ間に示す如くリミツタとして動作し、
入力電圧V1が上記より更に小さく又は大きくな
ると出力電圧V01′，V02′は０又は電源電圧VDDと
なり一定となる。
この第９図の特性を用い入力電圧V1が大振巾
の正弦波で変化する場合出力電圧V01′，V02′の波
形を示すと第１０図の如くリミツタ効果の大きな
段のない波形となり波形は劣化せず又入力電圧
V1が第９図のａ〜ｂ領域以上になつてもFET
TR1のゲートソース間には電流は流れず、又第９
図のｃ〜ｄ領域以下になつてもFET TR2のゲー
トソース間には電流は流れずFET TR1，TR2を
劣化させることはない。
の正弦波で変化する場合出力電圧V01′，V02′の波
形を示すと第１０図の如くリミツタ効果の大きな
段のない波形となり波形は劣化せず又入力電圧
V1が第９図のａ〜ｂ領域以上になつてもFET
TR1のゲートソース間には電流は流れず、又第９
図のｃ〜ｄ領域以下になつてもFET TR2のゲー
トソース間には電流は流れずFET TR1，TR2を
劣化させることはない。
第１１図は本発明の別の実施例のSCFLの回路
図である。
図である。
図中第５図と同一機能のものは同一記号で示
す。D1′，D2′はツエナーダイオードで非直線素子
である。
す。D1′，D2′はツエナーダイオードで非直線素子
である。
第１１図で第５図と異なる点はアクテイブロー
ドとしてのFET TR3′，TR4′に並列にツエナー
ダイオードD1′，D2′を接続してある点である。第
１１図の場合FET TR1′，TR1″，TR2′の負荷抵
抗の変化は第７図の回路で第８図で説明したと同
様でIN1，IN2の入力電圧が閾値電圧Vrefと等し
い平衡状態から離れて大振巾の“１”レベル又は
“０”レベルの矩形波となつても出力OUT1，
OUT2の出力電圧波形には段を生じない矩形波と
なり出力波形を劣化することはなく又FET
TR1′，TR1″，TR2′のゲートソース間に電流を流
すこともないのでFET TR1′，TR1″，TR2′を劣
化さすこともない。
ドとしてのFET TR3′，TR4′に並列にツエナー
ダイオードD1′，D2′を接続してある点である。第
１１図の場合FET TR1′，TR1″，TR2′の負荷抵
抗の変化は第７図の回路で第８図で説明したと同
様でIN1，IN2の入力電圧が閾値電圧Vrefと等し
い平衡状態から離れて大振巾の“１”レベル又は
“０”レベルの矩形波となつても出力OUT1，
OUT2の出力電圧波形には段を生じない矩形波と
なり出力波形を劣化することはなく又FET
TR1′，TR1″，TR2′のゲートソース間に電流を流
すこともないのでFET TR1′，TR1″，TR2′を劣
化さすこともない。
第１２図第１３図は本発明の別の実施例の
FET差動増巾回路の回路図である。
FET差動増巾回路の回路図である。
図中第７図と同一機能のものは同一記号で示
す。D3，D4は同一特性のダイオード、D5，D6は
同一特性のツエナーダイオード、TR6，TR7は同
一特性のトランジスタでベースとコレクタを接続
することでツエナーダイオードと同じ特性として
いる。
す。D3，D4は同一特性のダイオード、D5，D6は
同一特性のツエナーダイオード、TR6，TR7は同
一特性のトランジスタでベースとコレクタを接続
することでツエナーダイオードと同じ特性として
いる。
第１２図で第７図と異なる点はFET TR3，
TR4に並列接続する非直線素子としてツエナーダ
イオードD5，D6に直列にダイオードD3，D4を接
続した点であり、第１３図で第７図と異なる点は
FET TR3，TR4に並列接続する非直線素子とし
てトランジスタTR6，TR7を用いた点である。
TR4に並列接続する非直線素子としてツエナーダ
イオードD5，D6に直列にダイオードD3，D4を接
続した点であり、第１３図で第７図と異なる点は
FET TR3，TR4に並列接続する非直線素子とし
てトランジスタTR6，TR7を用いた点である。
いづれの場合もアクテイブロードのFET
TR3，TR4の両端の電圧が一定値以上になれば上
記説明の非直線素子には電流が流れFET TR1，
TR2の負荷抵抗は小さくなり第７図の回路で説明
したと同様の効果を発揮し出力波形に段を生ずる
ことなく出力波形を劣化することなくなる。
TR3，TR4の両端の電圧が一定値以上になれば上
記説明の非直線素子には電流が流れFET TR1，
TR2の負荷抵抗は小さくなり第７図の回路で説明
したと同様の効果を発揮し出力波形に段を生ずる
ことなく出力波形を劣化することなくなる。
第１２図第１３図で示した非直線素子をSCFL
回路に用いても同様である。
回路に用いても同様である。
(f) 発明の効果
以上詳細に説明せる如く本発明によれば小信号
入力に対しては利得が大きく大信号入力に対して
はリミツタ効果が大きく出力波形を劣化さすこと
がなく又大信号入力時に増巾用FETのゲートソ
ース間に電流が流れることがないので信頼性が向
上する効果がある。
入力に対しては利得が大きく大信号入力に対して
はリミツタ効果が大きく出力波形を劣化さすこと
がなく又大信号入力時に増巾用FETのゲートソ
ース間に電流が流れることがないので信頼性が向
上する効果がある。
第１図は従来例のソース結合電界効果トランジ
スタ差動増巾回路の回路図、第２図は第１図の回
路の各電界効果トランジスタの静特性図、第３図
は第２図に対応して入力電圧V1の変化に対する
出力電圧V01，V02の電圧変化を示す特性図、第
４図は入力電圧の変化に対する出力電圧の波形
図、第５図は従来例のソース結合電界効果トラン
ジスタ論理回路の回路図、第６図は第５図の回路
の図記号、第７図は本発明の実施例のソース結合
電界効果トランジスタ差動増巾回路の回路図、第
８図は第７図の回路の出力電圧変化に対する各部
の電流変化の静特性図、第９図は第８図に対応し
て入力電圧V1の変化に対する出力電圧V01′，
V02′の電圧変化を示す特性図、第１０図は第７図
の回路で入力電圧の変化に対する出力電圧の波形
図、第１１図は本発明の実施例のソース結合電界
効果トランジスタ論理回路の回路図、第１２図、
第１３図は本発明の別の実施例の電界効果トラン
ジスタ差動増巾回路の回路図を示す。 図中TR1〜TR5，TR1′〜TR5′，TR1″はFET、
D1，D1′，D2，D2′，D5，D6はツエナーダイオー
ド、D3，D4はダイオード、TR6，TR7はトラン
ジスタ、＋VDDは正の直流電圧、−VSSは負の電源
電圧、V01，V02，V01′，V02′は出力電圧、V1は
入力電圧、Vrefは閾値電圧を示す。
スタ差動増巾回路の回路図、第２図は第１図の回
路の各電界効果トランジスタの静特性図、第３図
は第２図に対応して入力電圧V1の変化に対する
出力電圧V01，V02の電圧変化を示す特性図、第
４図は入力電圧の変化に対する出力電圧の波形
図、第５図は従来例のソース結合電界効果トラン
ジスタ論理回路の回路図、第６図は第５図の回路
の図記号、第７図は本発明の実施例のソース結合
電界効果トランジスタ差動増巾回路の回路図、第
８図は第７図の回路の出力電圧変化に対する各部
の電流変化の静特性図、第９図は第８図に対応し
て入力電圧V1の変化に対する出力電圧V01′，
V02′の電圧変化を示す特性図、第１０図は第７図
の回路で入力電圧の変化に対する出力電圧の波形
図、第１１図は本発明の実施例のソース結合電界
効果トランジスタ論理回路の回路図、第１２図、
第１３図は本発明の別の実施例の電界効果トラン
ジスタ差動増巾回路の回路図を示す。 図中TR1〜TR5，TR1′〜TR5′，TR1″はFET、
D1，D1′，D2，D2′，D5，D6はツエナーダイオー
ド、D3，D4はダイオード、TR6，TR7はトラン
ジスタ、＋VDDは正の直流電圧、−VSSは負の電源
電圧、V01，V02，V01′，V02′は出力電圧、V1は
入力電圧、Vrefは閾値電圧を示す。
Claims (1)
- １ 差動増幅電界効果トランジスタ対のソースは
互いに結合されて共通の定電流源を介して低電位
電源に接続され、ゲートには夫々入力信号又は一
方には入力信号、他方には閾値電圧が与えられ一
方各々のドレインはアクテイブロードとしての電
界効果トランジスタを介して高電位電源に接続さ
れ、アクテイブロードとしての電界効果トランジ
スタの飽和ドレイン電流は共通の定電流源の1/2
に選ばれるような構成において、各アクテイブロ
ード用電界効果トランジスタのソース、ドレイン
間にはこの端子間電圧が一定値以上の場合導通状
態となる如きツエナーダイオード特性を有する非
直線素子が逆方向に並列に接続されてなることを
特徴とするソース結合型電界効果トランジスタ増
幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16612582A JPS5955611A (ja) | 1982-09-24 | 1982-09-24 | ソ−ス結合型電界効果トランジスタ増巾回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16612582A JPS5955611A (ja) | 1982-09-24 | 1982-09-24 | ソ−ス結合型電界効果トランジスタ増巾回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5955611A JPS5955611A (ja) | 1984-03-30 |
| JPS647522B2 true JPS647522B2 (ja) | 1989-02-09 |
Family
ID=15825490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16612582A Granted JPS5955611A (ja) | 1982-09-24 | 1982-09-24 | ソ−ス結合型電界効果トランジスタ増巾回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955611A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232809A (ja) * | 1988-03-14 | 1989-09-18 | Matsushita Electric Ind Co Ltd | 差動増幅器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538196B2 (ja) * | 1973-05-14 | 1980-10-02 |
-
1982
- 1982-09-24 JP JP16612582A patent/JPS5955611A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5955611A (ja) | 1984-03-30 |
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