JPS648356B2

JPS648356B2 -

Info

Publication number: JPS648356B2
Application number: JP58000771A
Authority: JP
Inventors: Masanobu Chibana
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1983-01-08
Filing date: 1983-01-08
Publication date: 1989-02-13
Also published as: JPS59126596A

Description

【発明の詳細な説明】産業上の利用分野この発明はタツチレスポンス機能付きの電子楽
器に関し、特に、限られた数の楽音発生チヤンネ
ルに対して押圧鍵を割当てる発音割当て機能を有
する電子楽器において、異なる鍵押圧深さに対応
する２つのキースイツチ接点間の作動時間差を測
定することにより鍵タツチ情報を得る方式を適用
する場合の改良に関する。

従来技術各鍵毎に異なる鍵押圧深さに対応する２つのキ
ースイツチ接点を夫々具備し、各鍵毎に独立にそ
れらの２接点間の作動時間差を測定することによ
り、各鍵毎に独立に鍵タツチ（イニシヤルタツ
チ）を検出する技術は既によく知られている。他
方、複音電子楽器では、鍵の総数よりも十分に少
ない限られた数の楽音発生チヤンネルを具備し、
押圧された鍵をキーアサイナ（発音割当て回路）
によつていずれかのチヤンネルに適宜割当て、こ
の割当てに対応して各チヤンネルで楽音信号を発
生するようにすることが、現在では一般的となつ
ている。各鍵毎の上記接点作動時間差を測定する
ために、複音電子楽器では、上記キーアサイナに
よる割当て動作に対応して限られた構成の（すな
わち全鍵にではなく各チヤンネルにのみ対応する
構成の）時間カウント回路を利用するようにする
のが有利である。そのようにした電子楽器が特公
昭52−46088号に示されており、そこにおけるタ
ツチカウント関係の考え方を簡略化して示すと第
１図のようになる。

第１図において、鍵盤回路１０は、ブレーク接
点Ｋ１とメーク接点Ｋ２を含むキースイツチKS
を各鍵毎に配列して成るものである。ブレー接点
Ｋ１は常時オンしており、鍵が所定の比較的浅い
深さより下に押し下げられたときオフする。メー
ク接点Ｋ２は常時オフしており、上記ブレーク接
点Ｋ１の作動深さよりも深い所定の深さより下に
鍵が押し下げられたときオフする。鍵走査カウン
タ１１によつて回路１０の各キースイツチが順次
繰返し走査され、この走査出力に応答して押鍵検
出回路１２は時分割多重化された各鍵のキーデー
タKD１，KD２をブレーク接点Ｋ１及びメーク
接点Ｋ２に対応して夫々出力する。例えば、ブレ
ーク接点に対応する第１のキーデータKD１は、
ブレーク接点Ｋ１がオンしている鍵の走査タイム
スロツトで“０”、オフしている鍵の走査タイム
スロツトで“１”、である。また、メーク接点に
対応する第２のキーデータKD２は、メーク接点
Ｋ２がオフしている鍵の走査タイムスロツトで
“０”、オンしている鍵の走査タイムスロツトで
“１”、である。

発音割当て回路１３は、楽音信号発生回路１４
における複数（Ｎ）の楽音発生チヤンネルのいず
れかに押圧鍵を割当てるための処理を、キーデー
タKD１，KD２及び鍵走査カウンタ１１の出力
にもとづき行なう。各チヤンネルに対する割当て
内容を記憶するために各種のメモリKAM，
BUM，KOM，KFMが設けられており、これら
は例えばチヤンネル数Ｎに対応するステージ数を
持つシフトレジスタから成る。制御回路１３ａは
割当動作に従つて各メモリKAM〜KFMの書込
みまたはクリアを制御するものである。キーアド
レスメモリKAMは各チヤンネルに割当てられた
鍵を示す複数ビツトのキーコードを記憶するもの
であり、ビジイメモリBUMの書込み及びクリア
に対応して書込み及びクリアがなされる。ビジイ
メモリBUMは各チヤンネルに鍵が割当てられて
いるか否かを記憶するものである。発音割当て回
路１３では、第１のキーデータKD１が“１”に
立上つたときつまりブレーク接点Ｋ１がオフした
とき、それに対応する鍵の割当て処理を行ない、
割当てるべきことが決定したチヤンネルに対応し
てビジイメモリBUMに“１”をセツトする。鍵
が割当てられていないチヤンネル（空白チヤンネ
ル）ではビジイメモリBUMの内容は“０”にリ
セツトされており、例えば、BUMの内容が
“０”のチヤンネル（空白チヤンネル）に対して
KD１が“１”に立上つた新たな押圧鍵を割当て
るように決定され、この決定にもとづきBUMの
当該チヤンネルに“１”がセツトされると共に
KAMの当該チヤンネルに該新たな押圧鍵を示す
キーコードが記憶される。キーオンメモリKOM
は、第２のキーデータKD２を記憶するものであ
り、メーク接点Ｋ２がオンしたときそれに対応す
る鍵が割当てられているチヤンネルに対応して
“１”を記憶する。キーオフメモリKFMは鍵が離
されたときから減衰発音（デイケイ）終了までの
間“１”を記憶するものであり、例えば、第１の
キーデータKD１が“１”から“０”に切換わつ
たときつまりブレーク接点Ｋ１がオフからオンに
切換わつたときそれに対応する鍵が割当てられて
いるチヤンネルに対応して“１”を記憶する。
尚、特に説明しないが、周知のトランケート制御
その他必要な機能を行なうための回路及びメモリ
が割当て回路１３内に更に設けられている。

楽音信号発生回路１４の各チヤンネルで発生さ
れていた楽音の減衰発音が終了すると、そのチヤ
ンネルに対応してデイケイ終了信号DFが発音割
当て回路１３に与えられる。このデイケイ終了信
号DFによつて、減衰発音が終了したチヤンネル
に対応するキーオフメモリKFM、ビジイメモリ
BUM、キーアドレスメモリKAMの内容が夫々
リセツト（クリア）される。キーオンメモリ
KOMの記憶内容は、第２のキーデータKD２が
“０”に立下つたときつまりメーク接点Ｋ２がオ
ンからオフに切換わつたときそれに対応する鍵が
割当てられているチヤンネルに関してリセツトさ
れる。

各メモリKAM〜KFMの記憶内容は、各チヤ
ンネルの時分割タイムスロツトに同期して時分割
的に出力される。楽音信号発生回路１４は、各メ
モリKAM〜KFMから時分割的に送出された各
チヤンネルの割当て鍵に関する情報を受入れ、こ
れにもとづき各楽音発生チヤンネルで夫々楽音信
号を発生する。つまり、個々のチヤンネルでは、
キーアドレスメモリKAMからのキーコードKC
にもとづき、このKCの値に従つて定まる音名及
びオクターブをもつ楽音信号を発生し、キーオン
メモリKOMからのキーオン信号KONとキーオ
フメモリKFMからのキーオフ信号KOFに従つて
エンベロープ信号を形成し、このエンベロープ信
号によつて前記楽音信号に振幅エンベロープを付
与する。

ブレーク接点Ｋ１とメーク接点Ｋ２の作動時間
差は、ビジイメモリBUMからのビジイ信号BUS
とキーオンメモリKOMからのキーオン信号
KONとを利用して測定される。キーオン信号
KONをインバータ１６で反転した信号とビジイ
信号BUSとがアンド回路１５に入力され、上記
２接点間の作動時間差をパルス幅によつて示す信
号TRSが各チヤンネル毎に時分割でアンド回路
１５から出力される。前述の通り、ビジイメモリ
BUMの内容つまりビジイ信号BUSはブレーク接
点Ｋ１の作動（オフへの切換わり）によつて
“１”に立上り、キーオンメモリKOMの内容つ
まりキーオン信号KONはメーク接点Ｋ２の作動
（オンへの切換わり）によつて“１”に立上る。
従つて、ブレーク接点Ｋ１がオフに成つたときか
らメーク接点Ｋ２がオンするまでの間、つまり押
下げられた鍵が所定の第１の（浅い）深さからそ
れより深い第２の深さまで移動する間、アンド回
路１５の出力信号TRSはその鍵が割当てられた
チヤンネルのタイムスロツトに対応して持続的に
“１”となる。

タツチカウンタ１７は、チヤンネル数Ｎに対応
するステージ数を持つ複数ビツトのシフトレジス
タ１８とゲート及び加算器１９とから成る。ビジ
イメモリBUMの内容をクリアするときに使用さ
れるクリア信号CCが発音割当て回路１３から引
き出されて、ゲート及び加算器１９のリセツト信
号として使用される。このクリア信号CCが発生
したチヤンネルに対応してシフトレジスタ１８の
内容が後述のようにゼロにクリアされる。シフト
レジスタ１８の出力はゲート及び加算器１９を介
して自己の入力側に戻るようになつており、アン
ド回路２０を介してタツチカウントクロツクパル
ス発生器２１からのクロツクパルスが加算器１９
に与えられる毎に該レジスタ１８に戻るべき値が
増加され、こうしてカウントアツプがなされる。
シフトレジスタ１８は２相のシステムクロツクパ
ルスφ_A，φ_Bによつて発音割当て回路１３内の各
チヤンネル時分割タイミングに同期してシフト制
御されるようになつており、タツチカウンタ１７
において各チヤンネル別のタツチカウント動作が
時分割で行なわれる。クリア信号CCが発生した
チヤンネルではゲート及び加算器１９でシフトレ
ジスタ１８の出力の循環が絶たれ、これにより該
レジスタ１８の内容がゼロにクリアされる。タツ
チカウンタ１７で或るチヤンネルに関して接点時
間差をカウントする場合、それよりも前に、必ら
ずクリア信号CCによつて当該チヤンネルに関す
るシフトレジスタ１８の内容がゼロにクリアされ
ている。

アンド回路１５の出力信号TRSによつてアン
ド回路２０が可能化されるようになつており、接
点時間差に対応する時間中だけ発生器２１のカウ
ントクロツクパルスがアンド回路２０を通り、加
算器１９に与えられる。従つてこの時間中にカウ
ンタ１７のカウント値は一定レート（カウントク
ロツクパルスのレート）でゼロから徐々に増加
し、最終的に上記接点時間差に対応するカウント
値となつたとき、カウント動作が停止する。つま
り、信号TRSが“０”に立下ることによりアン
ド回路２０が不能化され、カウントクロツクパル
スがそれ以上与えられなくなる。以後はそのカウ
ント値つまり上記接点時間差すなわち鍵タツチの
強さ（押下速度）を示すタツチデータがシフトレ
ジスタ１８で保持される。言うまでもなく、この
タツチカウント動作は、時分割的に発生する各チ
ヤンネル別の信号TRSに従つて各チヤンネル毎
に独立に時分割で行なわれる。尚、オール“１”
検出回路２２はシフトレジスタ１８の出力が全ビ
ツト“１”つまり最大値となつたことを検出する
ものであり、この検出がなされたとき“１”を出
力し、インバータ２３の出力を“０”にしてアン
ド回路２０を不能化する。これにより最大カウン
ト値を越える接点時間差に対応するタツチデータ
はすべて最大カウント値に制限される。

シフトレジスタ１８から時分割的に出力された
各チヤンネルのタツチデータTDが楽音信号発生
回路１４に与えられ、該回路１４内の対応するチ
ヤンネルで発生すべき楽音信号の音量、音色、音
高、変調効果、エンベロープ等の楽音要素を制御
するために利用される。楽音信号発生回路１４の
出力楽音信号はサウンドシステム２４に与えられ
る。

従来技術の問題点上述のような従来技術において、鍵タツチの検
出分解能は、接点時間差を示す信号TRSの分解
能つまり可能な最小時間幅に依存し、これは発音
割当て回路１３の各メモリKAM〜KFM間での
同じ鍵に関するデータ書き換え可能最小時間間隔
に依存し、これは鍵盤回路１０における鍵の１走
査サイクル期間に依存する。つまり、或る鍵に関
するブレーク接点Ｋ１のオフが検出されたとき
（ビジイ信号BUSの立上り時）からその鍵のメー
ク接点Ｋ２のオンを検出するまで（キーオン信号
KONの立上りまで）には少なくとも１走査サイ
クル期間に相当する時間間隔が必要であり、それ
よりも速い変化つまり接点時間差には応答するこ
とができない。こうして、鍵の１走査サイクル期
間の長さによつて鍵タツチ検出分解能が決定され
る。タツチレスポンスの分解能を高めるためには
鍵走査サイクルはできるだけ短かい方が良い。し
かし、上述の従来技術では、鍵走査サイクルの長
さは発音割当て回路１３における各チヤンネルの
時分割周期に関連し、これは楽音信号発生回路１
４における時分割楽音発生周期（サンプリング周
期）に関連しているので、鍵走査サイクルは楽音
発生周期によつて制御され、あまり短かくするこ
とはできなかつた。典型的には、１鍵分の走査時
間（キーデータKD１，KD２の１タイムスロツ
ト）が、発音割当て回路１３における時分割チヤ
ンネル時間の１周期に相当し、この１周期間をチ
ヤンネル数Ｎで分割して各チヤンネル毎のタイム
スロツトが設けられている。発音割当て回路１３
の時分割チヤンネル時間はそのまま楽音信号発生
回路１４の時分割チヤンネル時間に対応してい
る。楽音信号発生回路１４における１サンプル点
分の楽音発生演算速度（この演算とは単なる計算
のみならずメモリ読み出し等も含む）には自ら限
界があり、この限界に応じて１鍵分の走査時間
（従来はこれが楽音の１サンプリング周期に対応
している）が規定され、従つてこの１鍵分の走査
時間を一般に鍵数倍した時間長から成る鍵走査１
サイクルの長さも楽音発生演算速度の限界によつ
て規定され、あまり短かくすることはできなかつ
た。こうして、従来の電子楽器では、鍵走査１サ
イクルは例えば３ミリ程度に設定されていた。し
かし、実際の鍵演奏においてタツチを最高に効か
せる場合などは、接点時間差はそれよりもかなり
短かい時間、例えば0.5ミリ秒程度、になること
が確かめられており、従来の電子楽器はこのよう
な鍵タツチに応答することができなかつた。

また別の問題として、上述のような従来の電子
楽器は、第１の接点の作動（ブレーク接点Ｋ１の
オフ）にもとづき割当てがなされ、この割当てが
楽音信号発生回路１４の発音チヤンネルに直接関
連しているため、次のような問題があつた。すな
わち、押鍵ミスや震動によつて鍵のわずかな下降
が起きたときに第１の接点が作動し、これにもと
づき割当てがなされることにより発音チヤンネル
が実際には発音しない鍵によつて占有されてしま
い、本当の押圧鍵を割当てるべきときに支障をき
たすおそれがあつた。

発明の目的この発明は上述の従来技術の欠点を克服するた
めになされたもので、第１には、鍵タツチの検出
分解能を高めることを目的とし、第２には、第１
の接点だけが誤作動したときに楽音発生チヤンネ
ルの無意味な点有が起らないようにすることを目
的とする。

発明の概要この発明に係る電子楽器は、異なる鍵押圧深さ
で順次作動する各鍵毎に設けられた第１の接点及
び第２の接点と、前記各鍵の第１の接点及び第２
の接点の作動を検出する押鍵検出手段と、前記各
鍵の押圧に伴なう前記第１の接点の作動に応答し
て当該押圧された鍵を所定数のチヤンネルのいず
れかに割り当てる第１の割当て手段と、前記第１
の割当て手段による割り当てに従つて、各チヤン
ネル毎に、そこに割り当てられた鍵に関する前記
第１の接点が作動してから前記第２の接点が作動
するまでの作動時間差を測定し、該測定結果をタ
ツチデータとするタツチ検出手段と、前記第１の
割当て手段で前記各チヤンネルに割り当てられた
鍵に関する前記第２の接点の作動に応答して当該
鍵を所定数の楽音発生チヤンネルのいずれかに割
り当て、かつ、割り当てた鍵を特定する情報およ
び前記タツチ検出手段で検出された当該鍵に関す
る前記タツチデータを、当該割り当てた楽音発生
チヤンネルに対応して出力する第２の割当て手段
と、前記各楽音発生チヤンネル毎にそれぞれ当該
楽音発生チヤンネルに対応する前記情報および前
記タツチデータに従つて楽音信号を発生する楽音
発生手段とを具えることを特徴とするものであ
る。

鍵の押圧に伴ない第１の接点が作動すると、第
１の割当て手段では、これに応答して当該押圧さ
れた鍵を所定数のチヤンネルのいずれかに割り当
てる処理を行なう。タツチ検出手段では、この第
１の割当て手段による割り当てに従つて、各チヤ
ンネル毎に、そこに割り当てられた鍵に関する前
記第１の接点が作動してから前記第２の接点が作
動するまでの作動時間差を測定し、該測定結果を
タツチデータとする。

第１の割当て手段で各チヤンネルに割り当てら
れた鍵に関して第２の接点が作動すると、これに
応答して、第２の割当て手段では、当該鍵を所定
数の楽音発生チヤンネルのいずれかに割り当てる
処理を行ない、かつ、割り当てた鍵を特定する情
報および前記タツチ検出手段で検出された当該鍵
に関する前記タツチデータを、当該割り当てた楽
音発生チヤンネルに対応して出力する。楽音発生
手段では、各楽音発生チヤンネル毎にそれぞれ当
該楽音発生チヤンネルに対応して出力される前記
情報および前記タツチデータに従つて楽音信号を
発生する。

こうして、鍵タツチ検出は、第１の割当て手段
による割り当てに従つて、各チヤンネル毎に、そ
こに割り当てられた鍵に関して行われる。この第
１の割当て手段は、楽音発生チヤンネルに対する
割当てを行なうための第２の割当て手段とは別に
設けられているため、第１の割当て手段における
処理動作時間は、楽音発生チヤンネルの演算時間
による制限を受けず、高速で動作させることが可
能である。従つて、鍵タツチの検出分解能を高め
ることができる。また、第２の割当て手段では、
第１の割当て手段で各チヤンネルに割り当てられ
た鍵に関する第２の接点の作動に応答して当該鍵
の楽音発生チヤンネルへの割当て処理を行なうの
で、第１の接点だけが誤動作した場合は楽音発生
チヤンネルに対する割当て処理が行われず、楽音
発生チヤンネルの無意味な占有が起らなくなる。

実施例以下添付図面を参照してこの発明の一実施例を
詳細に説明しよう。

第２図において、第１図と同一符号で示したも
のは同一物であり、その説明は以下では省略し、
第１図を参照して既に述べた説明を援用する。鍵
走査カウンタ１１の出力及び押鍵検出回路１２の
出力キーデータKD１，KD２が与えられた第１
の割当て回路２５内に示されたキーアドレスメモ
リKAM、ビジイメモリBUM、制御回路２５ａ
の働きも第１図のKAM，BUM，１３ａにほぼ
対応しており、既に述べたこれらの説明を一部援
用する。

第１の割当て回路２５は、押鍵検出回路１２及
び鍵走査カウンタ１１から与えられる鍵走査結果
に応答して所定数（Ｍ）のチヤンネルに押圧鍵を
割当てるためのものであり、このチヤンネルはタ
ツチカウンタ１７のチヤンネルに対応している
が、楽音信号発生回路１４内の楽音発生チヤンネ
ルには直接的には対応していない。第２の割当て
回路２６は、第１の割当て回路２５の割当て結果
に応答して、この第１の割当て回路２５で各チヤ
ンネル（タツチカウンタ１７のチヤンネルと同
じ）に割当てられた鍵を所定数（Ｎ）の楽音発生
チヤンネルに割当てし直し、かつ、タツチカウン
タ１７で求められたタツチデータTDをこの割当
てし直しに対応して各楽音発生チヤンネルに割当
てる。

タツチカウンタ１７のシフトレジスタ１８、第
１の割当て回路２５内のキーアドレスメモリ
KAM、ビジイメモリBUM、キーオンイベント
メモリKOEM、キーオフイベントメモリKFEM
は、第１の割当て回路２５で処理するチヤンネル
数（Ｍ）と同じステージ数（Ｍ）を夫々有する。

まず、第１の割当て回路２５の割当て動作につ
いて説明すると、前述と同様に、第１のキーデー
タKD１が“１”に立上つたときつまりブレーク
接点Ｋ１がオフしたとき、それに対応する鍵の割
当て処理を行ない、割当てるべきことが決定した
チヤンネルに対応してビジイメモリBUMに
“１”をセツトすると共にキーアドレスメモリ
KAMに該キーデータKD１の走査タイミングに
対応するキーコードを記憶する。ただし、割当て
チヤンネル決定にあたつては、トランケート処理
等複雑な処理は全く不要であり、同一キーコード
が未だKAMに記憶されていないことを条件に
BUMによつて示された１つの空白チヤンネルに
対して上記決定を行なえばよい。メモリBUM，
KAMに記憶されたデータのクリアは、それに対
応する鍵が離されたときつまりブレーク接点Ｋ１
がオンに復帰したとき（KD１が“０”になつた
とき）行なえばよい。

キーオンイベントメモリKOEMは第２の接点
つまりメーク接点Ｋ２がオンしたことを記憶する
ためのものである。或る鍵のメーク接点Ｋ２がオ
ンしたときその鍵が割当てられたチヤンネルのタ
イミングで信号“１”が制御回路２５ａから与え
られ、オア回路２７を介してシフトレジスタ２８
に記憶される。シフトレジスタ２８の出力はアン
ド回路２９、オア回路２７を介して循環保持され
る。キーオンイベントパルス発生回路３０は、第
２の接点Ｋ２のオフからオンへの切換りに応答し
て第２の割当て回路２６にキーオンイベントパル
スKOEVNを与えるためのものである。キーオン
イベントパルスKOEVNに対応してキーオンイベ
ントメモリKOEMにクリア信号が与えられ、こ
れによりアンド回路２９を不能化する。従つて、
キーオンイベントパルスKOEVNが出されたと
き、それに対応するキーオンイベントメモリ
KOEMの記憶がクリアされる。Ｒ−Ｓフリツプ
フロツプ３１は第２の割当て回路２６がキーオン
イベント処理中のとき“０”にリセツトされ、そ
れ以外のとき“１”にセツトされる。このセツト
出力がアンド回路３２に与えられ、第２の割当て
回路２６がキーオンイベント処理中でないことを
条件に、キーオンイベントメモリKOEMの出力
“１”を選択する。このアンド回路３２の出力
“１”がキーオンイベントパルスKOEVNとなる。
この出力“１”は遅延フリツプフロツプ３３で１
チヤンネルタイミングだけ遅延され、Ｒ−Ｓフリ
ツプフロツプ３１のリセツト入力に与えられる。
こうして、１つのキーオンイベントパルス
KOEVNが発生すると、フリツプフロツプ３１が
リセツトされ、アンド回路３２が不能化されて、
次のキーオンイベントパルスの発生が抑止され
る。第２の割当て回路２６においてキーオンイベ
ントパルスKOEVNに応じた割当て処理が終了す
ると、キーオンイベント終了信号END１が出力
され、キーオンイベントパルス発生回路３０内の
フリツプフロツプ３１をセツトする。こうして、
アンド回路３２が可能化され、次のキーオンイベ
ントパルスの発生が可能となる。

キーオフイベントメモリKFEMは鍵が離され
たことを記憶するためのものであり、メーク接点
Ｋ２のオンからオフへの切換りまたはブレーク接
点Ｋ１のオフからオンへの切換りに応答して対応
チヤンネルに“１”を記憶する、このメモリ
KFEMは上述のメモリKOEMと同様に構成され
ている。キーオフイベントパルス発生回路３４
は、キーオフイベントメモリKFEMの出力にも
とづきキーオフイベントパルスKFEVNを発生す
るものであり、上述のキーオンイベントパルス発
生回路３０と同様に構成されている。第２の割当
て回路２６においてキーオフイベントパルス
KFEVNに応じた処理が終了すると、キーオフイ
ベント終了信号END２が出力され、キーオフイ
ベントパルス発生回路３４内のＲ−Ｓフリツプフ
ロツプ（図示せず）をセツトする。また、キーオ
フイベントメモリKFEMは前述と同様にキーオ
フイベントパルスKFEVNによつてクリアされ
る。

キーオンイベントメモリKOEMの出力がイン
バータ１６を介してアンド回路１５に与えられ
る。アンド回路１５の他の入力にはビジイメモリ
BUMの出力が与えられる。前述と同様に、個々
のチヤンネルタイミングにおいて、第１の接点
（ブレーク接点）Ｋ１のオフから第２の接点（メ
ーク接点）Ｋ２のオンまでの間、アンド回路１５
の出力TRSが“１”となる。従つて、第１図と
同様に、タツチカウンタ１７で２接点間の作動時
間差を計数することが可能である。

ところで、第１の割当て回路２５は楽音信号発
生回路１４とは直接関係していないため、楽音発
生演算時間の制限を受けることなく、高速で動作
させることが可能である。そのため、第１の割当
て回路２５及びタツチカウンタ１７における時分
割チヤンネルタイミングを設定するクロツクパル
スφ₁，φ₂は、第２の割当て回路２６における時
分割チヤンネル時間を設定するクロツクパルス
φ_A，φ_Bよりもはるかに高速にすることができる。
このクロツクパルスφ₁，φ₂の高速化に伴ない、
鍵走査１サイクル期間が短かくなり、高速の鍵タ
ツチにも十分応答し得るようになる。

第１の割当て回路２５から出力されたキーオン
イベントパルスKOEVN、キーオフイベントパル
スKFEVN、キーアドレスメモリKAMからのキ
ーコードKC、タツチカウンタ１７からのタツチ
データTDが、第２の割当て回路２６に与えられ
る。第２の割当て回路２６は第１の割当て回路２
５とは非同期であり、そのため、イベントパルス
KOEVN，KFEVNを用いて処理を行なうように
している。

第２の割当て回路２６では、Ｎ個の楽音発生チ
ヤンネルに対応してキーコードメモリKCM、キ
ーオンメモリKONM、ビジイメモリBUSM、タ
ツチデータメモリTDMその他を含んでおり、第
１の割当て回路２５から与えられたデータにもと
づき再割当て処理を行なうために制御回路２６ａ
が動作し、この制御回路２６ａによつて各メモリ
の記憶が制御される。そして、クロツクパルス
φ_A，φ_Bによつて設定された各楽音発生チヤンネ
ルの時分割タイミングに従つて、各チヤンネルに
割当られた鍵のキーコードKC′、キーオン信号
KON′、タツチデータTD′が各メモリKCM〜
TDMから読み出され、楽音信号発生回路１４に
与えられる。

第２の割当て回路２６の割当て動作（つまり制
御回路２６ａの動作）はマイクロコンピユータを
用いて実施することができる。その場合、第２の
割当て回路２６においては、キーオンイベントパ
ルスKOEVN、キーオフイベントパルス
KFEVN、デイケイ終了信号DFに応答する処理
はインタラプト処理として行なう。

キーオンイベントパルスKOEVNが与えられた
とき、第３図に示すようなキーオンイベントルー
チンを行なう。まずブロツク３５では、キーオン
イベントパルスKOEVNと同時に第１の割当て回
路２５から与えられたキーコードKCをマイクロ
コンピユータ内部RAMの入力キーコードレジス
タKCODEの領域に一時記憶し、かつ同時に与え
られたタツチデータTDを該RAMの入力タツチ
データレジスタTDATAの領域に一時記憶する。

このRAMのメモリマツプの一例が第５図に示
されている。CHNはキーオンイベント処理用の
チヤンネル番号シリンダであり、Ｋはキーオフイ
ベント処理用のチヤンネル番号レジスタである。
KCM１〜KCM１２は各楽音発生チヤンネルに対
応するキーコードレジスタであり、かつこ内の数
字はチヤンネル番号を示し、この例ではチヤンネ
ル数をＮ＝12としている。KONM１〜KONM１
２はキーオンレジスタ、BUSM１〜BUSM１２
はビジイレジスタ、TDM１〜TDM１２はタツ
チデータレジスタ、であり、夫々各楽音発生チヤ
ンネルに対応している。

第３図に戻ると、ブロツク３６では、チヤンネ
ル番号レジスタCHNによつて指定されたチヤン
ネルに対応するビジイレジスタBUSM（CHN）
の内容を引き出し、それが“０”であるか否かを
調べる。NOならばブロツク３７でCHNのチヤ
ンネル番号を１増加し、ブロツク３８ではこのル
ープをＮ（すなわち12）回繰返したかどうかを調
べる。NOならば、ブロツク３６に戻り、１増加
したチヤンネル番号に関して再びBUSM（CHN）
＝０？を調べる。CHNによつて指定されたチヤ
ンネルが空白であれば、ブロツク３６がYESと
なり、ブロツク３９に進み、CHNによつて指定
されたチヤンネルに対応するキーコードレジスタ
KCM CHNに入力キーコードレジスタKCODE
のキーコードKCを記憶し、対応するキーオンレ
ジスタKONM CHN及びビジイレジスタBUSM
CHNに夫々“１”を記憶し、対応するタツチデ
ータレジスタTDM CHNに入力タツチデータレ
ジスタTDATAのタツチデータTDを記憶する。
次のブロツク４０ではCHNのチヤンネル番号を
１増加する。次のブロツク４１でキーオンイベン
ト終了信号END１を出力した後、メインプログ
ラムにリターンする。

全チヤンネルが割当て済みである場合、ブロツ
ク３６〜３８のループがＮ回（12回）繰返された
ときブロツク３８がYESとなる。その場合、ブ
ロツク４２でトランケート処理を行なう。つま
り、キーオンレジスタKONM１〜１２のうちそ
の内容が“０”（離鍵中）であつて、それに対応
する楽音信号振幅値が小さいものあるいは最も古
く離鍵されたもの等所定のトランケート条件を満
足するものをトランケートチヤンネルとして指定
し、そのチヤンネルに新たな押圧鍵を割当てる。
その次のブロツク４３ではブロツク４１と同様に
キーオンイベント終了信号END１を出力する。
こうして、第２の割当て回路２６で１回のキーオ
ンイベントルーチンが完了する毎にキーオンイベ
ント終了信号END１を送出し、第１の割当て回
路２５では次のキーオンイベントパルスKOEVN
を発生することが可能となる。

キーオフイベントパルスKFEVNが与えられた
ときは第４図に示すようなキーオフイベントルー
チンを行なう。ブロツク４４では、キーオフイベ
ントパルスKFEVNと同時に第１の割当て回路２
５から与えられたキーコードKCを入力キーコー
ドレジスタKCODEに記憶する。次にチヤンネル
番号レジスタＫに「１」をセツトする（ブロツク
４５）。ブロツク４６では、レジスタＫによつて
指定されたチヤンネル番号に対応するキーコード
レジスタKCM Ｋから記憶キーコードを引き出
し、それと入力キーコードレジスタKCODEのキ
ーコードとを比較し、両者が一致するかを調べ
る。NOならば、レジスタＫのチヤンネル番号を
１増加し（ブロツク４７）、次にＫ＝12（つまり
Ｎ）であるかを調べる（ブロツク４８）。ブロツ
ク４８がNOならばブロツク４６に戻る。レジス
タＫの値が離鍵されたキーコードが割当てられて
いるチヤンネルを示すとき、ブロツク４６が
YESとなり、ブロツク４９で、それに対応する
キーオンレジスタKONM Ｋの内容を“０”にク
リアする。次のブロツク５０ではキーオフイベン
ト終了信号END２を出力する。一般に、ブロツ
ク４８がYESとなることは起らないが、これが
YESのときはブロツク５１でキーオフイベント
終了信号END２を出力する。

楽音信号発生回路１４からデイケイ終了信号
DFが与えられたときはデイケイ終了ルーチンを
実行する。このデイケイ終了ルーチンは特に図示
しないが、第４図のキーオフイベントルーチンに
類似した手順で実行される。つまり、デイケイ終
了信号DFが与えられたチヤンネルを探し出し、
このチヤンネルに対応するビジイレジスタ
BUSM１〜１２の内容を“０”にクリアする。

RAMの各レジスタKCM１〜１２，KONM１
〜１２，BUSM１〜１２，TDM１〜１２の内容
が出力メモリKCM，KONM，BUSM，TDMに
転送され、クロツクパルスφ_A，φ_Bに従つて時分
割的に出力される。

尚、各鍵に対応するキースイツチは、上述のよ
うなブレーク接点とメーク接点を持つものに限ら
ず、例えば特開昭53−139521号に示されたような
２段式キースイツチを用いることもでき、要する
に異なる押圧深さで作動する２つの接点を１鍵に
つき具えているものであればよい。

発明の効果以上の通りこの発明によれば、楽音発生チヤン
ネルに対する割当てを行なうための第２の割当て
手段とは別に鍵タツチ検出用の第１の割当て手段
を設け、この第１の割当て手段による割り当てに
従つて、各チヤンネル毎に、そこに割り当てられ
た鍵に関して鍵タツチ検出のための接点作動時間
差測定を行うようにしたので、この第１の割当て
手段における処理動作時間は、楽音発生チヤンネ
ルの演算時間による制限を受けず、高速で動作さ
せることが可能となり、従つて、鍵タツチの検出
分解能を高めることができるようになる、という
優れた効果を奏する。また、第２の割当て手段で
は、第１の割当て手段で各チヤンネルに割り当て
られた鍵に関する第２の接点の作動に応答して当
該鍵の楽音発生チヤンネルへの割当て処理を行な
うので、第１の接点だけが誤動作した場合は楽音
発生チヤンネルに対する割当て処理が行われず、
楽音発生チヤンネルの無意味な占有が起らなくな
る、という優れた効果を奏する。

【図面の簡単な説明】

第１図は各チヤンネル毎に鍵タツチカウント動
作を行なう複音電子楽器の従来技術を示すブロツ
ク図、第２図はこの発明に係る電子楽器の一実施
例を示すブロツク図、第３図は第２図の第２の割
当て回路で実行されるキーオンイベントルーチン
の一例を示すフローチヤート、第４図は同第２の
割当て回路で実行されるキーオフイベントルーチ
ンの一例を示すフローチヤート、第５図は同第２
の割当て回路として用いたマイクロコンピユータ
のRAMのメモリマツプの一例を示す図、であ
る。１０……鍵盤回路、KS……キースイツチ、Ｋ
１……ブレーク接点（第１の接点）、Ｋ２……メ
ーク接点（第２の接点）、１１……鍵走査カウン
タ、１２……押鍵検出回路、１７……タツチカウ
ンタ、２５……第１の割当て回路、２６……第２
の割当て回路、KAM……キーアドレスメモリ、
BUM……ビジイメモリ、KOEM……キーオンイ
ベントメモリ、KFEM……キーオフイベントメ
モリ。

Claims

【特許請求の範囲】１異なる鍵押圧深さで順次作動する各鍵毎に設
けられた第１の接点及び第２の接点と、前記各鍵の第１の接点及び第２の接点の作動を
検出する押鍵検出手段と、前記各鍵の押圧に伴なう前記第１の接点の作動
に応答して当該押圧された鍵を所定数のチヤンネ
ルのいずれかに割り当てる第１の割当て手段と、前記第１の割当て手段による割り当てに従つ
て、各チヤンネル毎に、そこに割り当てられた鍵
に関する前記第１の接点が作動してから前記第２
の接点が作動するまでの作動時間差を測定し、該
測定結果をタツチデータとするタツチ検出手段
と、前記第１の割当て手段で前記各チヤンネルに割
り当てられた鍵に関する前記第２の接点の作動に
応答して当該鍵を所定数の楽音発生チヤンネルの
いずれかに割り当て、かつ、割り当てた鍵を特定
する情報および前記タツチ検出手段で検出された
当該鍵に関する前記タツチデータを、当該割り当
てた楽音発生チヤンネルに対応して出力する第２
の割当て手段と、前記各楽音発生チヤンネル毎にそれぞれ当該楽
音発生チヤンネルに対応する前記情報および前記
タツチデータに従つて楽音信号を発生する楽音発
生手段とを具える電子楽器。２前記第１の割当て手段が前記第２の割当て手
段に比べて高速で割当て処理を行なうものである
特許請求の範囲第１項記載の電子楽器。