JPS648825B2 - - Google Patents
Info
- Publication number
- JPS648825B2 JPS648825B2 JP8474080A JP8474080A JPS648825B2 JP S648825 B2 JPS648825 B2 JP S648825B2 JP 8474080 A JP8474080 A JP 8474080A JP 8474080 A JP8474080 A JP 8474080A JP S648825 B2 JPS648825 B2 JP S648825B2
- Authority
- JP
- Japan
- Prior art keywords
- latch
- display
- circuit
- group
- memory areas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012546 transfer Methods 0.000 claims description 10
- 230000004044 response Effects 0.000 claims 1
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 238000013500 data storage Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Digital Computer Display Output (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】
この発明は、電卓、デイジタルカウンタ等のデ
イジタル処理回路において、液晶表示装置へ供給
する表示用出力情報を発生する表示用出力情報発
生回路に関するものである。
イジタル処理回路において、液晶表示装置へ供給
する表示用出力情報を発生する表示用出力情報発
生回路に関するものである。
従来この種の表示方法として、スタテイツク駆
動法及びダイナミツク駆動法がある。スタテイツ
ク駆動法とは全セグメントを同時に点灯させるも
のであり、ダイナミツク駆動法とはセグメント群
を選択的に分割点灯させるものである。いずれの
方式においても表示桁数が増す程セグメント群は
増加し、従つてセグメントの表示状態を決定する
データラツチ群もまた増加する。基本的には個々
の各セグメントに対応したデータラツチが必要だ
からである。データラツチ群が増加すれば、これ
らデータラツチ群の状態制御が複雑になる。通常
マイクロコンピユータ等のソフトウエア志向の電
子回路においては、RAM等のメインメモリから
１桁ずつ読みだしてきて、直接あるいは適当な変
換をほどこして、データラツチ群の中のその桁に
対応するラツチ群に選択的に書き込む。そこで対
応するラツチ群を選択するため、選択信号を桁数
分発生させてやらねばならない。この方法は種々
実施されているが、いずれも専用のデコーダを必
要とするものが多い。これは電子回路の構成要素
の増大をもたらし、特に集積回路化した場合、コ
ストに直接影響を及ぼすものである。
動法及びダイナミツク駆動法がある。スタテイツ
ク駆動法とは全セグメントを同時に点灯させるも
のであり、ダイナミツク駆動法とはセグメント群
を選択的に分割点灯させるものである。いずれの
方式においても表示桁数が増す程セグメント群は
増加し、従つてセグメントの表示状態を決定する
データラツチ群もまた増加する。基本的には個々
の各セグメントに対応したデータラツチが必要だ
からである。データラツチ群が増加すれば、これ
らデータラツチ群の状態制御が複雑になる。通常
マイクロコンピユータ等のソフトウエア志向の電
子回路においては、RAM等のメインメモリから
１桁ずつ読みだしてきて、直接あるいは適当な変
換をほどこして、データラツチ群の中のその桁に
対応するラツチ群に選択的に書き込む。そこで対
応するラツチ群を選択するため、選択信号を桁数
分発生させてやらねばならない。この方法は種々
実施されているが、いずれも専用のデコーダを必
要とするものが多い。これは電子回路の構成要素
の増大をもたらし、特に集積回路化した場合、コ
ストに直接影響を及ぼすものである。
以下図面とともに従来例について説明する。
第１図は従来技術による一例である。１は被表
示情報がストアされるRAM、２はデータバス、
３は被表示情報を一時的に保持するラツチ、４は
被表示情報に対応した桁信号出力回路、５は被表
示情報転送バス、６は被表示情報用セグメントラ
ツチ群、７は液晶のセグメント群である。RAM
１に貯えられた被表示情報は、まずラツチ３に移
される。次に桁信号出力回路４により、やはり
RAM１から転送された被表示桁情報をデコード
して、そのデコード出力で被表示情報用セグメン
トラツチ群６のうちの所望のラツチ群を選択する
ことにより、前記ラツチ３の内容を転送バス５を
介して、選択された所望のラツチ群へ転送し、保
持させる。このラツチ６の内容はそのまま液晶セ
グメント群７の点灯、非点灯情報として用いられ
る。以下同様にして残りのラツチ群６に被表示情
報が転送される。
示情報がストアされるRAM、２はデータバス、
３は被表示情報を一時的に保持するラツチ、４は
被表示情報に対応した桁信号出力回路、５は被表
示情報転送バス、６は被表示情報用セグメントラ
ツチ群、７は液晶のセグメント群である。RAM
１に貯えられた被表示情報は、まずラツチ３に移
される。次に桁信号出力回路４により、やはり
RAM１から転送された被表示桁情報をデコード
して、そのデコード出力で被表示情報用セグメン
トラツチ群６のうちの所望のラツチ群を選択する
ことにより、前記ラツチ３の内容を転送バス５を
介して、選択された所望のラツチ群へ転送し、保
持させる。このラツチ６の内容はそのまま液晶セ
グメント群７の点灯、非点灯情報として用いられ
る。以下同様にして残りのラツチ群６に被表示情
報が転送される。
このように桁信号出力回路４は必要不可欠であ
るが、しかしこれは被表示情報用セグメントラツ
チ群６を選択するための専用回路であつて、それ
以外の目的を持たない。従つて表示情報操作期間
以外は全く使用されない。つまりこの期間以外は
無用の回路ということになる。
るが、しかしこれは被表示情報用セグメントラツ
チ群６を選択するための専用回路であつて、それ
以外の目的を持たない。従つて表示情報操作期間
以外は全く使用されない。つまりこの期間以外は
無用の回路ということになる。
従つて本発明の目的は表示系出力回路におい
て、ハードウエアを少なくして、簡単な回路構成
で表示情報信号、表示桁信号を供給できる表示回
路を提供することにある。
て、ハードウエアを少なくして、簡単な回路構成
で表示情報信号、表示桁信号を供給できる表示回
路を提供することにある。
本発明のさらに具体的な目的は表示桁信号供給
のための専用デコーダを廃し、融通性のあるむだ
のない回路構成を提供することである。
のための専用デコーダを廃し、融通性のあるむだ
のない回路構成を提供することである。
本発明による表示回路は、演算制御を実行する
中央処理装置（CPU）と、各種データを格納記
憶するRAMと、液晶セグメント表示用ラツチを
含む電子回路において、前記RAMのアドレスデ
コーダの出力線、即ちRAMのアドレス線と、前
記CPUから出力される前記セグメントラツチ読
込用共通ストローブ信号との論理積をとる手段を
設け、該論理積手段の出力信号が前記セグメント
ラツチの書き込み用ストローブ信号となるように
構成してある。
中央処理装置（CPU）と、各種データを格納記
憶するRAMと、液晶セグメント表示用ラツチを
含む電子回路において、前記RAMのアドレスデ
コーダの出力線、即ちRAMのアドレス線と、前
記CPUから出力される前記セグメントラツチ読
込用共通ストローブ信号との論理積をとる手段を
設け、該論理積手段の出力信号が前記セグメント
ラツチの書き込み用ストローブ信号となるように
構成してある。
上記構成によれば、専用デコーダを用いる必要
はなくなり、本発明の目的は完全に達成される。
上下図面とともに本発明につきさらに詳細に説明
する。
はなくなり、本発明の目的は完全に達成される。
上下図面とともに本発明につきさらに詳細に説明
する。
第２図は本発明の一実施例である。１は被表示
情報が格納されるRAM、２はRAM1の情報が転
送されるデータバス、３はデータバス２の内容を
一次的に記憶するラツチ、５はラツチ３の内容が
表示回路へ転送される被表示情報転送バス、６は
被表示情報用セグメントラツチ群、７は液晶のセ
グメント群、８はRAM1のアドレスデコーダ、９
はシステム制御用CPU、１０はCPU９から出力
されるセグメントラツチ読込用共通ストローブ信
号、１１はアドレスデコーダ８の出力と共通スト
ローブ信号１０との論理積手段群である。各種論
理演算の結果、表示データはまずRAM1に格納さ
れる。次にアドレスデコーダ８で示されたRAM1
のデータが、データバス２を通して、ラツチ３に
一次的に格能される。このラツチ３の出力は転送
バス５に出されるので、セグメントラツチ群６の
うち任意特定の部分ラツチ群が、論理積手段群１
１の出力により選択されて、ここに転送バス５す
なわち表示すべきデータが読込まれる。このよう
にしてセグメントラツチ群６に書き込まれたデー
タはそのまま液晶セグメント群７へ送られて表示
字形が決定される。これでわかるように、セグメ
ントラツチ群６の任意特定の部分ラツチ群の選択
に専用のデコーダを必要としない。具体的には、
例えばアドレスデコーダ８にて、アドレス８―１
が選ばれたとすると、このアドレス８―１のみが
アクテイブ、すなわち活性状態となる。次に共通
ストローブ信号がアクテイブになると、論理積手
段群１１のうちANDゲート１１―１が積がとれ
てアクテイブとなる。このANDゲート１１―１
の出力がセグメントラツチ群６の部分ラツチ群６
―１の読込信号となる。部分ラツチ群６―１に含
まれるラツチの数は単数であつてもまた複数であ
つてもよい。複数の場合には、ANDゲート１１
―１の出力は、部分ラツチ群６―１のみの共通読
込信号となり、部分ラツチ群６―１に含まれる全
てのラツチに供給される。
情報が格納されるRAM、２はRAM1の情報が転
送されるデータバス、３はデータバス２の内容を
一次的に記憶するラツチ、５はラツチ３の内容が
表示回路へ転送される被表示情報転送バス、６は
被表示情報用セグメントラツチ群、７は液晶のセ
グメント群、８はRAM1のアドレスデコーダ、９
はシステム制御用CPU、１０はCPU９から出力
されるセグメントラツチ読込用共通ストローブ信
号、１１はアドレスデコーダ８の出力と共通スト
ローブ信号１０との論理積手段群である。各種論
理演算の結果、表示データはまずRAM1に格納さ
れる。次にアドレスデコーダ８で示されたRAM1
のデータが、データバス２を通して、ラツチ３に
一次的に格能される。このラツチ３の出力は転送
バス５に出されるので、セグメントラツチ群６の
うち任意特定の部分ラツチ群が、論理積手段群１
１の出力により選択されて、ここに転送バス５す
なわち表示すべきデータが読込まれる。このよう
にしてセグメントラツチ群６に書き込まれたデー
タはそのまま液晶セグメント群７へ送られて表示
字形が決定される。これでわかるように、セグメ
ントラツチ群６の任意特定の部分ラツチ群の選択
に専用のデコーダを必要としない。具体的には、
例えばアドレスデコーダ８にて、アドレス８―１
が選ばれたとすると、このアドレス８―１のみが
アクテイブ、すなわち活性状態となる。次に共通
ストローブ信号がアクテイブになると、論理積手
段群１１のうちANDゲート１１―１が積がとれ
てアクテイブとなる。このANDゲート１１―１
の出力がセグメントラツチ群６の部分ラツチ群６
―１の読込信号となる。部分ラツチ群６―１に含
まれるラツチの数は単数であつてもまた複数であ
つてもよい。複数の場合には、ANDゲート１１
―１の出力は、部分ラツチ群６―１のみの共通読
込信号となり、部分ラツチ群６―１に含まれる全
てのラツチに供給される。
こうして、転送バス５にある被表示データが、
部分セグメントラツチ群６―１の対応するラツチ
へ書き込まれる。さらに書き込まれた結果が液晶
の部分セグメント群７―１の対応するセグメント
それぞれ導かれて点灯状態が決定される。この部
分セグメント群が事実上の桁と対応する。
部分セグメントラツチ群６―１の対応するラツチ
へ書き込まれる。さらに書き込まれた結果が液晶
の部分セグメント群７―１の対応するセグメント
それぞれ導かれて点灯状態が決定される。この部
分セグメント群が事実上の桁と対応する。
以上の説明では、ラツチ３にラツチされるタイ
ミング、RAMのアドレスデコーダ８が決定され
るタイミング、共通ストローブ信号１０が出力さ
れるタイミングが時間的にずれているように述べ
たが、これに限定されることは無く、どのような
時間関係でもよい。例えば前記のタイミングが全
て一致してもよい。この場合にはアドレスデコー
ダ８の出力は、RAM1における被表示データアド
レスを示すとともに、セグメントラツチ群６の部
分セグメントラツチ群も選択する。つまりRAM1
のデータ格納アドレスとセグメント表示桁とを
１：１に対応させることができる。またラツチ３
はデコーダを含む場合もあろうし、またデコーダ
のみであつても本特許の請求範囲を逸脱するもの
ではない。さらに、アドレスデコーダ８と論理積
手段１１とは１：１に対応するかの記述となつて
いるが、１：１にかぎらないこともまたもちろん
である。例えば、アドレスデコーダ８の複数本の
出力の論理和をとり、この論理和の出力を論理積
群１１への入力として、共通ストローブ信号１０
との論理積をとることも可能である。
ミング、RAMのアドレスデコーダ８が決定され
るタイミング、共通ストローブ信号１０が出力さ
れるタイミングが時間的にずれているように述べ
たが、これに限定されることは無く、どのような
時間関係でもよい。例えば前記のタイミングが全
て一致してもよい。この場合にはアドレスデコー
ダ８の出力は、RAM1における被表示データアド
レスを示すとともに、セグメントラツチ群６の部
分セグメントラツチ群も選択する。つまりRAM1
のデータ格納アドレスとセグメント表示桁とを
１：１に対応させることができる。またラツチ３
はデコーダを含む場合もあろうし、またデコーダ
のみであつても本特許の請求範囲を逸脱するもの
ではない。さらに、アドレスデコーダ８と論理積
手段１１とは１：１に対応するかの記述となつて
いるが、１：１にかぎらないこともまたもちろん
である。例えば、アドレスデコーダ８の複数本の
出力の論理和をとり、この論理和の出力を論理積
群１１への入力として、共通ストローブ信号１０
との論理積をとることも可能である。
以上説明したように、本発明によれば表示回路
へのデータ転送用として専用の桁決定デコーダを
必要とせず、回路構成が簡単となり、かつ命令や
ごくわずかの回路修正で自由な桁選択方法が選べ
るので、融通性に富んだ回路構成が実現できるの
で設計コストにも非常に有利になり、本発明の効
果は大きい。
へのデータ転送用として専用の桁決定デコーダを
必要とせず、回路構成が簡単となり、かつ命令や
ごくわずかの回路修正で自由な桁選択方法が選べ
るので、融通性に富んだ回路構成が実現できるの
で設計コストにも非常に有利になり、本発明の効
果は大きい。
第１図は従来の回路例の基本ブロツク図であ
る。第２図は本発明にかかる実施例の基本ブロツ
ク図である。 １……表示データ格納RAM、２……データバ
ス、３……ラツチ、４……デコーダ、５……表示
データ転送バス、６……表示情報用セグメントラ
ツチ群、７……液晶セグメント群、８……RAM
アドレスデコーダ、９……CPU、１０……共通
ストローブ信号、１１……論理積手段群。
る。第２図は本発明にかかる実施例の基本ブロツ
ク図である。 １……表示データ格納RAM、２……データバ
ス、３……ラツチ、４……デコーダ、５……表示
データ転送バス、６……表示情報用セグメントラ
ツチ群、７……液晶セグメント群、８……RAM
アドレスデコーダ、９……CPU、１０……共通
ストローブ信号、１１……論理積手段群。
Claims (1)
- １ 複数の表示桁を有する表示部と、前記複数の
表示桁の各々に表示されるべき表示データが記憶
される複数のメモリ領域を含むメモリ部と、前記
複数のメモリ領域を個々に選択するアドレス信号
を発生するアドレス発生手段と、前記複数のメモ
リ領域から読み出された表示データを一時的に記
憶する第１のラツチ回路と、前記複数の表示桁の
各各に対応して設けられた複数の第２のラツチ回
路と、前記第１のラツチ回路と前記複数の第２の
ラツチ回路とを共通に接続する表示データ転送バ
スと、前記第１のラツチ回路から前記表示データ
転送バスを介して出力された表示データを前記第
２のラツチ回路へ読み込むタイミングを指示する
ストローブ信号を発生する手段と、前記ストロー
ブ信号を一方の入力端に共通にうけ、他方の入力
端に前記複数のメモリ領域を個々に選択するアド
レス信号を夫々独立にうけるゲート回路群とを有
し、前記複数のメモリ領域の１つを選択するアド
レス信号に対して前記ストローブ信号が発生され
た時に当該アドレス信号をうけるゲート回路の出
力に基いて前記複数の第２のラツチ回路のうち対
応する第２のラツチ回路に対してのみ前記第１の
ラツチ回路に記憶されている表示データを書き込
むことを特徴とする表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8474080A JPS5711395A (en) | 1980-06-23 | 1980-06-23 | Displaying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8474080A JPS5711395A (en) | 1980-06-23 | 1980-06-23 | Displaying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5711395A JPS5711395A (en) | 1982-01-21 |
| JPS648825B2 true JPS648825B2 (ja) | 1989-02-15 |
Family
ID=13839086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8474080A Granted JPS5711395A (en) | 1980-06-23 | 1980-06-23 | Displaying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5711395A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54106128A (en) * | 1978-02-08 | 1979-08-20 | Nec Corp | Time-division display unit |
-
1980
- 1980-06-23 JP JP8474080A patent/JPS5711395A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5711395A (en) | 1982-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4839638A (en) | Programmable circuit for controlling a liquid crystal display | |
| EP0211565A2 (en) | Random access memories | |
| US4388621A (en) | Drive circuit for character and graphic display device | |
| KR900010561A (ko) | 듀얼 포트 판독/기입 레지스터 파일 메모리 및 그 구성방법 | |
| US4609996A (en) | Memory access system for a computer system adapted to accept a memory expansion module | |
| KR850003009A (ko) | 다수의 메모리판을 제어하기 위한 장치 및 방법 | |
| US4516218A (en) | Memory system with single command selective sequential accessing of predetermined pluralities of data locations | |
| US4430724A (en) | Memory interface system having combined command, address and data buss | |
| GB2203318A (en) | Data processing system with memory control function based on CPU state detection | |
| JPS648825B2 (ja) | ||
| US3934229A (en) | External register memory chip in a calculator system | |
| KR960700490A (ko) | 행방향 주소 스트로브 사이클을 갖지않고 프레임버퍼에 영향을 미치는 동작을 제공하기 위한 방법 및 장치(method and apparatus for providing operations affecting a frame buffer without a row adderss strobe cycle) | |
| JPH0660006A (ja) | マイクロプロセッサ制御形装置 | |
| KR950010847B1 (ko) | 다수개의 제어레지스터 리드/라이트 회로 | |
| JPS6074176A (ja) | 記憶装置アドレス方式 | |
| JP2735058B2 (ja) | ビデオ表示用メモリ | |
| JP3166323B2 (ja) | 画像処理装置 | |
| EP0242003A2 (en) | Processor internal bus control | |
| JPS61156195A (ja) | イメ−ジデ−タ回転回路 | |
| JPH0520173A (ja) | キヤツシユメモリ回路 | |
| JPS604988A (ja) | 画像表示装置 | |
| JP3103934B2 (ja) | 半導体記憶装置 | |
| JP2932627B2 (ja) | 表示装置 | |
| JPS6227411B2 (ja) | ||
| JPS5844551A (ja) | デ−タ書込み制御方式 |