JPS648862B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は集中制御された複数のデータバンクか
ら成る記憶装置の制御に関し、特に記憶装置に部
分書込みを行うための制御方式の改良に関する。

従来、部分書込み機能を有する記憶装置におい
ては、部分書込みデータレジスタと全書込みデー
タレジスタとを共通に構成し、各データバンクに
対応して書込みデータレジスタを備えているか、
あるいは両者を完全に分離し、部分書込みデータ
レジスタと全書込みデータレジスタとを個別にデ
ータバンク毎に備えていた。前者においてはレジ
スタの数量は少ないが、部分書込みを行う時には
書込みデータレジスタからデータを制御器に戻
し、読出したデータと混合して新たな書込みデー
タを発生させる必要があつた。このため、書込み
データレジスタの入出力信号線の本数が増加し、
著しい場合にはレジスタ集積回路パツケージの入
出力ピン数に不足を招くためパツケージ数を増加
させ、プリント回路基板上の実装密度を低下させ
ることがあるという欠点があつた。一方、後者に
おいてはレジスタ集積回路パツケージの入出力ピ
ン数は増加しないが、書込みデータレジスタの数
が前者のほぼ２倍に増加し、データバンク数の多
い記憶装置ではコストの増加や信頼性の低下を招
くという欠点があつた。さらに、部分書込み機能
を有する記憶装置では、部分書込みのサイクルタ
イムが全書込みのサイクルタイムの２倍近い値で
ある。このため、最近の計算器システムでは部分
書込みの頻度を減じて記憶装置のスループツトを
高め、中央処理装置に付随したキヤツシユメモリ
の内容をヒツトし、これによつて部分書込み機能
を全書込みによつて等価的に果すようにしてい
る。このような場合には使用頻度の低い部分書込
みデータレジスタを各データバンクに対応して備
えるのは非常に非効率的であるという欠点があ
る。

本発明の目的は前述の記憶装置における前記欠
点を除去するため、部分書込みデータレジスタの
数量をデータバンクの数量よりも少なく構成し、
且つ、部分書込みデータレジスタがオーバーフロ
ーしないように循環制御する手段を具備した記憶
装置を提供することにある。

本発明による部分書込み機能を有する記憶装置
は部分書込み制御部、複数の部分書込みデータレ
ジスタ、複数のメモリ書込みデータレジスタ、複
数のメモリアレイ、ならびに第１〜第３の選択部
を含む循環制御手段より成立つ。

本発明による記憶装置において、メモリ書込み
データレジスタとメモリアレイとはそれぞれ各デ
ータバンクに対応し、記憶装置はデータバンクの
数量に等しい数量のメモリ書込みデータレジスタ
とメモリアレイとを備えている。また、部分書込
みデータレジスタの数量はデータバンクの数量よ
り少なく構成してあるが、部分書込みデータレジ
スタを循環制御してオーバーフローを防いでい
る。しかし、部分書込みデータレジスタがオーバ
ーフローしないようにオーバーフロー検出部を設
け、オーバーフローの発生を防止するように部分
書込み制御部が制御することも可能である。

以下、本発明による部分書込み機能を有する記
憶装置を図面を参照して詳細に説明する。

第１図は本発明の一実施例を示す記憶装置のブ
ロツク図である。第１図において、独立に動作さ
せることができる第１〜第８のメモリアレイ６０
〜６７は８箇のデータバンクのそれぞれに対応
し、第１〜第８のメモリアレイ６０〜６７に対応
して具備した第１〜第８のメモリ書込みデータレ
ジスタ５０〜５７からデータを書込む。第１〜第
８のメモリアレイ６０〜６７のそれぞれから読出
したデータは第３の選択部７０を介して適宜選択
され、誤り修正部８０へ入力される。誤り修正部
８０の出力は第１のバツフアレジスタ９０と第１
の選択部３０に供給される。第１の選択部３０に
は誤り修正部８０の出力のほか、第２のバツフア
レジスタ１００の出力と第２の選択部２０の出力
とが加えられ、第１の選択部３０の出力は誤り修
正コード発生部４０と第１〜第４の部分書込みデ
ータレジスタ１０〜１３とに入力されている。誤
り修正コード発生部４０の出力は上記第１〜第８
のメモリ書込みデータレジスタ５０〜５７に入力
されている。一方、第１〜第４の部分書込みデー
タレジスタ１０〜１３の出力は第２の選択部２０
に入力され、適宜選択されて第１の選択部３０に
入力される、第１〜第４の部分書込みデータレジ
スタ１０〜１３と第２の選択部とは部分書込み制
御部１４０によつて制御されている。部分書込み
制御部１４０は制御信号発生部１３０の出力、な
らびに第３のバツフアレジスタ１１０を介してデ
コーダ１２０の出力によつて制御されている。第
１のバツフアレジスタ９０の出力は読出しデータ
RDとして送出され、記憶装置をアクセスしてい
る外部の装置に転送される。一方、書込みデータ
WDは第２のバツフアレジスタ１００に入力され
る。命令CMは第３のバツフアレジスタ１１０に
いつたん保持されたのちデコーダ１２０で解読さ
れる。起動信号RQは外部のアクセスしている装
置から送出され、制御信号発生部１３０に加えら
れる。

部分書込み動作は次のようにして行う。すなわ
ち、書込みデータWDが第２のバツフアレジスタ
１００を経由して第１の選択部３０へ入力される
と、部分書込み制御部１４０の制御のもとで第１
〜第４の部分書込みデータレジスタ１０〜１３が
適宜選択され、続いて書込みデータWDは選択さ
れた部分書込みデータレジスタにセツトされる。
第１図においては、既に説明したように、データ
バンクの数量よりも部分書込みデータレジスタの
数量が少なく、いずれも特定のデータバンクに対
応するものではない。よつて、部分書込み制御部
１４０の制御に応じて、書込みデータWDをセツ
トするためのレジスタが選択されるわけである。
ここで以下の説明の便宜のため、第１の部分書込
みデータレジスタ１０に書込みデータがセツトさ
れていると仮定しておく。さらに、部分書込みを
行うべきデータバンクに対応し、第４のメモリア
レイ６３が選択されているものと仮定する。この
場合、外部のタイミング回路やアドレスデコーダ
によつて第４のメモリアレイ６３が選択され、こ
の第４のメモリアレイ６３からデータが読出され
る。読出されたデータは第３の選択部７０を介し
て誤り修正部８０に加えられ、このデータに含ま
れている修正可能な誤りが修正された後で第１の
選択部３０に入力される。一方、このデータが第
１の選択部３０に入力される位相に一致し、第１
の部分書込みデータレジスタ１０のデータが部分
書込み制御部１４０の制御のもとで第２の選択部
２０によつて選択され、第１の選択部３０に転送
される。第１の選択部３０は、外部の部分書込み
バイト位置指定レジスタからの指示によつて選択
動作を行う。すなわち、新たなデータに置き換え
られるべきバイトに対しては第２の選択部２０か
ら転送されてくるデータを選択し、置き換えられ
ないバイトに対しては誤り修正部８０からのデー
タを選択して新たな書込みデータを生成し、これ
を誤り修正コード発生部４０に転送する。誤り修
正コード発生部４０ではこのデータをもとにして
誤り修正コードを生成し、第１〜第８のメモリ書
込みデータレジスタ５０〜５７に送出する。誤り
修正コード発生部４０からのデータは第４のメモ
リ書込みデータレジスタ５３のみにセツトされ、
続いて第４のメモリアレイ６３に書込まれる。

第１図における第１〜第４の部分書込みデータ
レジスタ１０〜１３、および第２の選択部２０の
制御方法を明確に説明するため、第２図に部分書
込み制御部１４０のブロツク構成を詳細に示して
ある。部分書込み制御部１４０の内部を除き、第
２図の記憶装置のブロツク構成は第１図の記憶装
置のブロツク構成と同一である。第２図におい
て、部分書込み制御部１４０は第１〜第７のゲー
ト２０１，２０５，２０６，２０７，２０８，２
０９，２１０と、第１および第２の遅延回路２０
２，２０４と、２ビツトのカウンタ２０３とから
成立つ。第１のゲート２０１はANDゲートであ
り、デコーダ１２０の出力と制御信号発生部１３
０との論理積を得る。第１のゲート２０１の出力
は第１の遅延回路２０２、ならびに第４〜第７の
ゲート２０７，２０８，２０９，２１０に加えら
れる。第１の遅延回路２０２の出力は２ビツトの
カウンタ２０３のカウントアツプ制御端子に入力
される。２ビツトのカウンタ２０３の出力は第２
および第３のゲート２０５，２０６に送出される
と共に、第２の遅延回路２０４にも送出される。
第２および第３のゲート２０５，２０６はバツフ
アゲートであり、第４〜第７のゲート２０７，２
０８，２０９，２１０と共にデコーダを構成し、
２ビツトのカウンタ２０３の出力をデコードす
る。そこで、第１のゲート２０１の出力で制御さ
れたデコード結果は第１〜第４の部分書込みデー
タレジスタ１０〜１３の制御信号として送出され
る。第２の遅延回路２０４は２ビツトのカウンタ
２０３の出力を所定の期間だけ遅延させて第２の
選択部２０に送出するためのものである。命令
CMが部分書込みを指定するものである場合に
は、命令CMは第３のバツフアレジスタ１１０を
介してデコーダ１２０によつてデコードされる。
その結果、状態１が第１のゲート２０１に送出さ
れ、同時に起動信号RQが制御信号発生部１３０
に入力されている時に限つて状態１が第１のゲー
ト２０１から得られる。もし、２ビツトのカウン
タ２０３の出力の状態が両方共00であつたとすれ
ば、第２のゲート２０５出力の状態、ならびに第
１のゲート２０１の出力の状態がいずれも１であ
るので、第４のゲート２０７の入力では前記３信
号の論理積が１となる。その結果、第４のゲート
２０７で制御される第１の部分書込みデータレジ
スタ１０が動作し、外部のタイミング回路で決定
されるセツトタイミングにしたがつて第１の選択
部３０から送出された書込みデータが第１の部分
書込みデータレジスタ１０にセツトされる。第１
の遅延回路２０２は第１のゲート２０１の出力を
所定の時間だけ遅延させるものであるが、第１の
遅延回路２０２によつて２ビツトのカウンタ２０
３が第１の所定の遅延時間だけ遅れてカウントア
ツプされる。２ビツトのカウンタ２０３の出力の
状態が00から01に変つた後、第２の遅延回路２０
４では第２の所定の遅延時間だけ遅延して出力を
第２の選択部２０に送出し、これを制御する。し
かし、この第２の所定の遅延時間以内では第２の
遅延回路２０４の出力の状態は00であるため、第
１の部分書込みデータレジスタ１０が選択されて
いる。したがつて、この時間以内に第１の選択部
３０によつて書込みデータを選択すると、第１の
部分書込みデータレジスタ１０に保持されていた
データが書換えられるべきデータバイトとして使
用される。すなわち、部分書込み動作を行う際に
は読出しデータが第１の選択部３０に到達するの
と位相を合わせて第１の部分書込みデータレジス
タ１０のデータが第２の選択部２０を経由し、第
１の選択部３０に到達するように第２の遅延回路
２０４は遅延時間を調製する必要がある。第２の
遅延回路２０４は遅延線路で構成しても、あるい
はシフトレジスタで構成してもよい。第１の遅延
回路２０２は第１の部分書込みデータレジスタ１
０にデータがセツトされる前に２ビツトのカウン
タ２０３の出力の状態が00から01に変化し、これ
によつて第４のゲート２０７の出力の状態が０に
なつてしまうのを防ぐためのものである。よつ
て、第１の遅延回路２０２は本発明の主要件では
ない。第１〜第４の部分書込みデータレジスタ１
０〜１３は選択されたデータバンクとは関係な
く、第１の部分書込みデータレジスタ１０から第
４の部分書込みデータレジスタ１３の順で循環し
て使用され、これら４箇の部分書込みデータレジ
スタがすべて使用中である場合には、次の部分書
込み動作を受付けることができない。すなわち、
第１図と第２図とに示した本発明の実施例におい
ては、部分書込みデータレジスタがオーバーフロ
ーすることがないという保証が必要である。第１
に、第１〜第４の部分書込みデータレジスタ１０
〜１３にデータを保持すべき時間T_Hと第１〜第
８のモリアレイ６０〜６７に部分書込み要求が出
される最小時間間隔τと、部分書込みデータレジ
スタの数ｎとの間にT_H＜nτの関係があるとき、
第１〜第４の部分書込みデータレジスタ１０〜１
３がオーバーフローすることなく、第１図の実施
例に対してオーバーフロー対策を講ずる必要は一
切ない。第２に、第１〜第８のメモリアレイ６０
〜６７にアクセスしてくる外部装置から送出した
部分書込み要求の回数と要求送出の時間関係とを
チエツクし、オーバーフローする場合には事前に
部分書込み要求を待ち合わせるように制御する必
要がある。例えば、動作中のデータバンクに二重
に動作要求を送出しないためにはシステムがバン
クピジーである必要があり、上のような場合には
このバンクピジーによる待ち合わせと同様な待ち
合わせを行えばよい。すなわち、第１〜第４の部
分書込みデータレジスタ１０〜１３がオーバーフ
ローする場合には、事前に部分書込みを待ち合わ
せればよい。一例として、第１〜第８のメモリア
レイ６０〜６７にアクセスしてくる外部装置側で
オーバーフローをチエツクするためのオーバーフ
ローチエツカーの一実施例を第３図に示す。

第３図において、命令CMEならびに起動信号
RQEは第１図、ならびに第２図における命令CM
ならびに起動信号RQと同一である。命令CMEが
デコーダ３０１で解続された時、命令CMEが部
分書込みを指定するものであれば、第８のゲート
３０２に対して状態１が出力される。もし起動信
号RQEが加えられている時には第８のゲート３
０２から両者の論理積が得られる。第８のゲート
３０２の出力は待合わせカウンタ３０３と第３の
遅延回路３０４とに加えられる。待合わせカウン
タ３０３には第３の遅延回路３０４からも制御信
号が入力される。待合わせカウンタ３０３の出力
は比較回路３０５に加えられ、定数発生回路３０
６の出力と比較される。比較結果は待合わせ制御
回路３０７に送出される。第８のゲート３０２の
出力は待合わせカウンタ３０３のカウントアツプ
端子CUに加えられると共に、第３の遅延回路３
０４を介してカウントダウン端子CDにも加えら
れている。第３の遅延回路３０４は第１〜第４の
部分書込みデータレジスタ１０〜１３にゲートを
保持すべき時間T_H以上の適当な時間にわたつて
信号を遅延させている。命令CMEが部分書込み
を指示するものであれば、待合わせカウンタ３０
３の値は１だけ増分するが、引続き部分書込みが
発生しなければ、第３の遅延回路３０４に設定さ
れた時間の後に１だけ減分して待合わせカウンタ
３０３の値は元に戻る。定数発生回路３０６は待
合わせカウンタ３０３の許容上限値を発生するも
のである。ここで、待合わせカウンタ３０３の値
と定数発生回路３０６の出力とを比較回路３０５
で比較した時、部分書込みが連続的に発生して待
合わせカウンタ３０３の値が上記許容上限値に達
すると、比較回路３０５は部分書込み待合わせの
要求を待合わせ制御回路３０７に送出する。待合
わせ制御回路３０７は、比較回路３０５から送出
されている部分書込み待ち合わせの要求が解除さ
れるまで次の部分書込み要求を発生しないように
制御するものである。第１図に示した実施例にお
いて定数発生回路３０６で発生しうる最大数は４
である。しかし、待合わせ制御回路３０７が比較
回路３０５から部分書込み待ち合わせ要求を受
け、これによつて、瞬時に後続した部分書込みの
要求を待ち合わせざるを得ない場合には、定数発
生回路３０６では３以下の数値を適宜発生させな
ければならない。しかし、かかる技術は公知であ
るので説明は省略する。

第３図に示したオーバーフローチエツカーを第
１図に示した記憶装置の内部に設置することも可
能であるが、本発明による記憶装置の内部に設置
する必要はない。

以上の説明から明らかなように、本発明によれ
ばデータバンク数よりも部分書込みデータレジス
タの数量を減ずることにより、レジスタの数が従
来技術によるものに比較して半減されている。し
かも、一般に部分書込みデータレジスタは数10ビ
ツトの容量を有するため、相対的には部分書込み
データレジスタと全書込みデータレジスタとを共
通に構成した場合に比べてわずかにハードウエア
が増加するにすぎない。よつて、上記両書込みデ
ータレジスタを個々に具備する構成のように構成
素子数が増加することはないという効果があり、
さらに廉価でありながら高信頼性の記憶装置を実
現できるという大きな効果がある。

【図面の簡単な説明】

第１図は本発明によつて構成した部分書込み機
能を有する記憶装置の実施例を示すブロツク図、
第２図は第１図に示した記憶装置の部分書込み制
御部の詳細を示すブロツク図、第３図は部分書込
みデータのオーバーフローを検出するためのオー
バーフローチエツカを示すブロツク図である。 １０〜１３……部分書込みデータレジスタ、５
０〜５７……メモリ書込みデータレジスタ、６０
〜６７……メモリアレイ、２０，３０，７０……
選択部、１４０……部分書込み制御部、９０，１
００，１１０……バツフアレジスタ、１３０……
制御信号発生部、１２０，３０１……デコーダ、
８０……誤り修正部、４０……誤り修正コード発
生部、２０１，２０５，２０６，２０７〜２１
０，３０２……ゲート、２０２，２０４，３０４
……遅延回路、２０３，３０３……カウンタ、３
０５……比較回路、３０６……定数発生回路、３
０７……待合わせ制御回路。

Claims (1)

【特許請求の範囲】
1. １ 部分書込み処理を集中的に制御するための部
   分書込み制御部と、前記部分書込み制御部によつ
   て動作が制御されている複数箇の部分書込みデー
   タレジスタと、複数箇のメモリ書込みデータレジ
   スタと、前記複数箇のメモリ書込みデータレジス
   タのそれぞれに対応した複数箇のメモリアレイと
   を具備し、且つ、前記複数箇のメモリ書込みデー
   タレジスタと前記複数箇のメモリアレイとを個々
   に対応させてそれぞれ複数箇のデータバンクに割
   当てた部分書込み機能を有する記憶装置におい
   て、前記複数箇の部分書込みデータレジスタの数
   量を前記複数箇のメモリ書込みデータレジスタの
   数量より少なく設定し、且つ、前記複数箇の部分
   書込みデータレジスタは前記データバンクとは
   個々に対応させず、部分書込み動作時には予め定
   められた順序にしたがつて循環式に選択された部
   分書込みデータレジスタに書込みデータがセツト
   されるように制御され、第１の選択部では前記部
   分書込みデータレジスタを指定にしたがつて選択
   する第２の選択部からのデータと、指定されたデ
   ータバンクからの読出しデータを選択する第３の
   選択部からのデータとを、外部からの指示に応じ
   て混合選択して書込みデータを生成し、前記生成
   された書込みデータを前記指定されたデータバン
   クの書込みデータレジスタにセツトすることを特
   徴とする部分書込み機能を有する記憶装置。