JPWO2012081237A1 - 半導体装置及びその制御方法 - Google Patents

半導体装置及びその制御方法 Download PDF

Info

Publication number
JPWO2012081237A1
JPWO2012081237A1 JP2012548654A JP2012548654A JPWO2012081237A1 JP WO2012081237 A1 JPWO2012081237 A1 JP WO2012081237A1 JP 2012548654 A JP2012548654 A JP 2012548654A JP 2012548654 A JP2012548654 A JP 2012548654A JP WO2012081237 A1 JPWO2012081237 A1 JP WO2012081237A1
Authority
JP
Japan
Prior art keywords
gate electrode
current
ohmic
electrode
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012548654A
Other languages
English (en)
Other versions
JP5654044B2 (ja
Inventor
優人 山際
優人 山際
柳原　学
学 柳原
真吾 橋詰
真吾 橋詰
文智 井腰
文智 井腰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2012548654A priority Critical patent/JP5654044B2/ja
Publication of JPWO2012081237A1 publication Critical patent/JPWO2012081237A1/ja
Application granted granted Critical
Publication of JP5654044B2 publication Critical patent/JP5654044B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/343—Gate regions of field-effect devices having PN junction gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

双方向に電流を流すことができる半導体素子（１００）を備える半導体装置（１０）であって、半導体素子（１００）は、一対の第１オーミック電極（１０４ａ）及び第２オーミック電極（１０４ｂ）と、一対の第１ゲート電極（１０５ａ）及び第２ゲート電極（１０５ｂ）とを備え、半導体装置（１０）は、さらに、半導体素子（１００）を導通状態にする制御部（１２０）を備え、制御部（１２０）は、半導体素子（１００）が導通状態である場合、高電位側のオーミック電極を基準とした場合の電位であって、高電位側のオーミック電極に対応する高電位側ゲート電極の電位が、低電位側のオーミック電極を基準とした場合の電位であって、低電位側のオーミック電極に対応する低電位側ゲート電極の電位より低くなるように、高電位側ゲート電極に第１電気信号を供給し、かつ、低電位側ゲート電極に第２電気信号を供給する。

Description

本発明は、半導体装置及びその制御方法に関し、特に、双方向に電流を流すことができる半導体素子を備える半導体装置及びその制御方法に関する。
近年、材料限界を打破して導通損失を低減するために、ＧａＮに代表されるＩＩＩ族窒化物半導体又は炭化珪素（ＳｉＣ）などのワイドギャップ半導体を用いた半導体装置の導入が検討されている。ワイドギャップ半導体は、絶縁破壊電界がシリコン（Ｓｉ）と比べて約１桁高い。
窒化アルミニウムガリウム（ＡｌＧａＮ）と窒化ガリウム（ＧａＮ）とのヘテロ接合界面には、自発分極及びピエゾ分極により電荷が生じる。これにより、アンドープ時においても１×１０１３ｃｍ−２以上のシートキャリア濃度と、１０００ｃｍ２Ｖ／ｓｅｃ以上の高移動度の２次元電子ガス（２ＤＥＧ）層が形成される。このため、ＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタ（ＡｌＧａＮ／ＧａＮ−ＨＦＥＴ）は、低オン抵抗及び高耐圧を実現するパワースイッチングトランジスタとして期待されている。
特に、ＡｌＧａＮ／ＧａＮのヘテロ接合を利用して２つのゲート電極を有する構造にすることにより、１つの半導体装置で双方向半導体装置を形成することが可能となる（例えば、特許文献１を参照）。
図８は、特許文献１に記載の従来の半導体素子３００の構成を示す図である。図８に示すように、従来の半導体素子３００は、基板３０１と、半導体層積層体３０２と、第１電極３０３ａと、第２電極３０３ｂと、第１ゲート電極３０４ａと、第２ゲート電極３０４ｂとを備える。
第１ゲート電極３０４ａと第２ゲート電極３０４ｂとにそれぞれ、閾値電圧より高い電圧が印加された場合、半導体層積層体３０２にチャネルが生成される。これにより、半導体素子３００は、第１電極３０３ａと第２電極３０３ｂとの間で、チャネルを介して導通状態となる。
これにより、第１電極３０３ａと第２電極３０３ｂとの間に電源電圧が印加された場合、半導体素子３００は、第１電極３０３ａと第２電極３０３ｂとの間でチャネルを介して、電源電圧の極性に応じた方向に電流を流すことができる。
国際公開第２００８／０６２８００号
しかしながら、上記従来の半導体装置では、消費電力が増大してしまうという課題がある。
従来の半導体素子が導通状態にあるとき、第１ゲート電極から第１ゲート電極直下のチャネル領域に向かって第１ゲート電流が流れる。同様に、第２ゲート電極から第２ゲート電極直下のチャネル領域に向かって第２ゲート電流が流れる。
ここで、第２ゲート電極の電位は、第２電極よりも、第２ゲート電極と第２電極との間の電位差ＶＧｂだけ高く、第１電極よりも電源電圧ＶＳｂａと電位差ＶＧｂとの和だけ高い。このため、第２ゲート電流は、第２電極だけでなく、第１電極にも流れる。
半導体装置が導通状態であり電源電圧ＶＳｂａが高くなると、第２ゲート電極と第１電極との電位差が増加する。このため、電源電圧ＶＳｂａの上昇に伴って、第２ゲート電流は高くなる。したがって、第２ゲート電極を駆動する駆動電力が大きくなってしまう。
そこで、本発明は、上記課題を解決するためになされたものであって、消費電力の増大を抑制することができる半導体装置及びその駆動方法を提供することを目的とする。
上記課題を解決するため、本発明の一態様に係る半導体装置は、双方向に電流を流すことができる半導体素子を備える半導体装置であって、前記半導体素子は、基板と、前記基板上に形成され、チャネル領域を有する半導体層と、前記半導体層の上又は上方に、互いに離隔して形成された一対のオーミック電極と、前記半導体層の上又は上方に、前記一対のオーミック電極の間に形成された、前記一対のオーミック電極のそれぞれに対応する一対のゲート電極とを備え、前記半導体装置は、さらに、前記半導体素子を、前記一対のオーミック電極の間で前記チャネル領域を介して双方向に電流を流すことが可能な導通状態にする制御部を備え、前記制御部は、前記半導体素子が前記導通状態である場合、前記一対のオーミック電極のうち高電位側のオーミック電極を基準とした場合の電位であって、前記高電位側のオーミック電極に対応するゲート電極である高電位側ゲート電極の電位が、低電位側のオーミック電極を基準とした場合の電位であって、前記低電位側のオーミック電極に対応するゲート電極である低電位側ゲート電極の電位より低くなるように、前記高電位側ゲート電極に第１電気信号を供給し、かつ、前記低電位側ゲート電極に第２電気信号を供給する。
これにより、高電位側ゲート電極に流れるゲート電流の大きさは、高電位側のオーミック電極と高電位側ゲート電極との間の電位差に依存するので、当該電位差を低くすることで、ゲート電流の増大が抑制され、消費電力を削減することができる。また、一対のオーミック電極間を流れる電流の飽和電流の大きさは、低電位側のオーミック電極と低電位側のゲート電極との間の電位差に依存するので、当該電位差を高くすることで、飽和電流の大きさを保つことができる。したがって、電源電流と電源電圧との特性を維持したまま、消費電力を削減することができる。
また、前記制御部は、前記一対のゲート電極の閾値電圧以上の電圧である第１電圧を生成する第１電圧源と、前記第１電圧より高い第２電圧を生成する第２電圧源とを有し、前記制御部は、前記高電位側ゲート電極に前記第１電圧を前記第１電気信号として供給し、前記低電位側ゲート電極に前記第２電圧を前記第２電気信号として供給してもよい。
これにより、異なる電圧を発生する２つの電圧源を備えることで、各ゲート電極と、対応するオーミック電極との間に高電圧又は低電圧を容易に供給することができる。したがって、電源電流と電源電圧との特性を維持したまま、高電位側ゲート電極からチャネル領域に流れる電流を低減することができるため、高電位側ゲート電極の駆動電力を抑制することができる。
また、前記制御部は、前記一対のゲート電極の閾値電圧以上の電圧を印加するための第１電流を生成する第１電流源と、前記第１電流より大きい第２電流を生成する第２電流源とを備え、前記制御部は、前記高電位側ゲート電極に前記第１電流を前記第１電気信号として供給し、前記低電位側ゲート電極に前記第２電流を前記第２電気信号として供給してもよい。
これにより、異なる電流を発生する２つの電流源を備えることで、各ゲート電極に高電流又は低電流を容易に供給することができる。したがって、電源電流と電源電圧との特性を維持したまま、高電位側のゲート電流を低減し、高電位側ゲート電極の駆動電力を抑制することができる。
また、前記制御部は、前記一対のゲート電極の閾値電圧以上の電圧を印加するための電流を、前記第１電気信号及び前記第２電気信号として前記一対のゲート電極に供給してもよい。
これにより、第１ゲート電極又は第２ゲート電極に供給するゲート電流源の数を減らすことができ、回路構成を簡素化することができる。
また、前記一対のゲート電極の閾値電圧は、正であってもよい。
これにより、第１オーミック電極を基準とした場合に第１ゲート電極に印加される電圧、及び、第２オーミック電極を基準とした場合に第２ゲート電極に印加される電圧がともに０のときに、半導体素子を遮断状態とすることができる。
また、前記半導体素子は、さらに、前記一対のゲート電極と前記半導体層との間に形成された、Ｐ型の導電性を有する一対のコントロール層を備えてもよい。
これにより、第１ゲート電極の閾値電圧及び第２ゲート電極の閾値電圧を正にすることができる。
また、前記一対のゲート電極は、前記半導体層とショットキー接合していてもよい。
これにより、第１ゲート電極の閾値電圧及び第２ゲート電極の閾値電圧を正にすることができる。
また、前記半導体素子は、さらに、前記一対のゲート電極と前記半導体層との間に形成された絶縁膜を備えてもよい。
これにより、第１ゲート電極の閾値電圧及び第２ゲート電極の閾値電圧を正にすることができる。
また、前記基板は、シリコン基板、サファイア基板、又は、炭化珪素基板であってもよい。
また、本発明の一態様に係る半導体装置の制御方法は、双方向に電流を流すことができる半導体装置の制御方法であって、前記半導体装置は、基板と、前記基板上に形成され、チャネル領域を有する半導体層と、前記半導体層の上又は上方に、互いに離隔して形成された一対のオーミック電極と、前記半導体層の上又は上方に、前記一対のオーミック電極の間に形成された、前記一対のオーミック電極のそれぞれに対応する一対のゲート電極とを備え、前記半導体装置の制御方法は、前記一対のオーミック電極のうち高電位側のオーミック電極に対応するゲート電極である高電位側ゲート電極に第１電気信号を供給し、前記一対のオーミック電極のうち低電位側のオーミック電極に対応するゲート電極である低電位側ゲート電極に第２電気信号を供給し、前記第１電気信号及び前記第２電気信号の供給では、前記高電位側のオーミック電極を基準とした場合の前記高電位側ゲート電極の電位が、前記低電位側のオーミック電極を基準とした場合の前記低電位側ゲート電極の電位より低くなるように、前記第１電気信号及び前記第２電気信号を供給する。
これにより、高電位側ゲート電極に流れるゲート電流の大きさは、高電位側のオーミック電極と高電位側ゲート電極との間の電位差に依存するので、当該電位差を低くすることで、ゲート電流の増大が抑制され、消費電力を削減することができる。また、一対のオーミック電極間を流れる電流の飽和電流の大きさは、低電位側のオーミック電極と低電位側のゲート電極との間の電位差に依存するので、当該電位差を高くすることで、飽和電流の大きさを保つことができる。したがって、電源電流と電源電圧との特性を維持したまま、消費電力を削減することができる。
本発明に係る半導体装置によれば、消費電力の増加を抑制することができる。
図１Ａは、本発明の実施の形態１に係る半導体装置の構成の一例を示す断面図である。 図１Ｂは、本発明の実施の形態１に係る半導体装置の構成の一例を示す断面図である。 図２は、本発明の実施の形態１に係る半導体装置におけるチャネル領域の挙動を説明するための図である。 図３Ａは、本発明の実施の形態１に係る電源電流ＩＳｂａと電源電圧ＶＳｂａとの関係の一例を示す図である。 図３Ｂは、本発明の実施の形態１に係るゲート電流ＩＧｂと電源電圧ＶＳｂａとの関係の一例を示す図である。 図４は、本発明の実施の形態１の変型例１に係る半導体装置の構成の一例を示す断面図である。 図５は、本発明の実施の形態１の変型例２に係る半導体装置の構成の一例を示す断面図である。 図６は、本発明の実施の形態２に係る半導体装置の構成の一例を示す断面図である。 図７は、本発明の実施の形態２の変型例に係る半導体装置の構成の一例を示す断面図である。 図８は、従来の半導体素子の構成を示す断面図である。
以下では、本発明の実施の形態に係る半導体装置及びその制御方法について、図面を用いて詳細に説明する。なお、以下に示す実施の形態は例示を目的としており、本発明がこれらに限定されることを意図しない。
（実施の形態１）
本発明の実施の形態１に係る半導体装置は、一対のゲート電極と一対のオーミック電極とを有する半導体素子と、一対のゲート電極に閾値電圧以上の電圧を印加することで、半導体素子を一対のオーミック電極間で導通状態にする制御部とを備える。そして、制御部は、半導体素子が導通状態である場合に、高電位側のオーミック電極に対応するゲート電極に低電圧を印加し、低電位側のオーミック電極に対応するゲート電極に高電圧を印加することを特徴とする。
図１Ａ及び図１Ｂは、本発明の実施の形態１に係る半導体装置１０の構成の一例を示す断面図である。図１Ａ及び図１Ｂに示すように、半導体装置１０は、半導体素子１００と、制御部１２０とを備える。半導体素子１００は、電源１３０の電源電圧ＶＳｂａの極性に応じて、双方向に電流を流すことができる。
図１Ａ及び図１Ｂに示すように、半導体素子１００は、基板１０１と、半導体層積層体１０２と、第１オーミック電極１０４ａと、第２オーミック電極１０４ｂと、第１ゲート電極１０５ａと、第２ゲート電極１０５ｂと、第１オーミック端子１０６ａと、第２オーミック端子１０６ｂと、第１ゲート端子１０７ａと、第２ゲート端子１０７ｂと、第１コントロール層１０８ａと、第２コントロール層１０８ｂとを備える。
基板１０１は、例えば、シリコン（Ｓｉ）などの半導体基板である。基板１０１は、サファイア基板又は炭化珪素（ＳｉＣ）基板でもよい。
半導体層積層体１０２は、基板１０１の上に形成され、チャネル領域１０３を有する。半導体層積層体１０２は、例えば、ＧａＮ／ＡｌＧａＮから構成される。
第１オーミック電極１０４ａ及び第２オーミック電極１０４ｂは、半導体層積層体１０２の上又は上方に、互いに離隔して形成された一対のオーミック電極である。第１オーミック電極１０４ａ及び第２オーミック電極１０４ｂは、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層構造を有する。
第１ゲート電極１０５ａは、半導体層積層体１０２の上又は上方に、一対のオーミック電極の間に形成された一対のゲート電極の一方である。具体的には、第１ゲート電極１０５ａは、第１オーミック電極１０４ａと第２オーミック電極１０４ｂとの間に形成されている。
また、第１ゲート電極１０５ａは、一対のオーミック電極の一方に対応している。具体的には、第１ゲート電極１０５ａは、第１オーミック電極１０４ａに対応し、第２オーミック電極１０４ｂより第１オーミック電極１０４ａに近い領域に形成されている。第１ゲート電極１０５ａは、例えば、ニッケル（Ｎｉ）で構成される。
なお、オーミック電極と、当該オーミック電極に対応するゲート電極とは、チャネル領域１０３にチャネルを形成するための電圧を印加するペアとなる電極である。具体的には、第１オーミック電極１０４ａに対応する第１ゲート電極１０５ａに、第１オーミック電極１０４ａを基準とした場合の電位であって、第１ゲート電極１０５ａの閾値電圧以上の電位が供給された場合に、第１ゲート電極１０５ａの下方のチャネル領域１０３にチャネルが生成される。なお、第１ゲート電極１０５ａの閾値電圧は、例えば、正である。
第２ゲート電極１０５ｂは、半導体層積層体１０２の上又は上方に、一対のオーミック電極の間に形成された一対のゲート電極の他方である。具体的には、第２ゲート電極１０５ｂは、第１ゲート電極１０５ａと第２オーミック電極１０４ｂとの間に形成されている。
また、第２ゲート電極１０５ｂは、一対のオーミック電極の他方に対応している。具体的には、第２ゲート電極１０５ｂは、第２オーミック電極１０４ｂに対応し、第１オーミック電極１０４ａより第２オーミック電極１０４ｂに近い領域に形成されている。第２ゲート電極１０５ｂは、例えば、ニッケルで構成される。
また、第２オーミック電極１０４ｂに対応する第２ゲート電極１０５ｂに、第２オーミック電極１０４ｂを基準とした場合の電位であって、第２ゲート電極１０５ｂの閾値電圧以上の電位が供給された場合に、第２ゲート電極１０５ｂの下方のチャネル領域１０３にチャネルが生成される。なお、第２ゲート電極１０５ｂの閾値電圧は、例えば、正である。
第１オーミック端子１０６ａは、第１オーミック電極１０４ａと接続されている。第１オーミック端子１０６ａは、制御部１２０が備える電圧源（又は電流源）、及び、電源１３０の接続用の端子である。
第２オーミック端子１０６ｂは、第２オーミック電極１０４ｂと接続されている。第２オーミック端子１０６ｂは、制御部１２０が備える電圧源（又は電流源）、及び、電源１３０の接続用の端子である。
第１ゲート端子１０７ａは、第１ゲート電極１０５ａと接続されている。第１ゲート端子１０７ａは、制御部１２０が備える電圧源（又は電流源）の接続用の端子である。
第２ゲート端子１０７ｂは、第２ゲート電極１０５ｂと接続されている。第２ゲート端子１０７ｂは、制御部１２０が備える電圧源（又は電流源）の接続用の端子である。
第１コントロール層１０８ａは、第１ゲート電極１０５ａと半導体層積層体１０２との間に形成された、Ｐ型の導電性を持つコントロール層である。第１コントロール層１０８ａは、例えば、Ｐ−ＧａＮから構成される。
第２コントロール層１０８ｂは、第２ゲート電極１０５ｂと半導体層積層体１０２との間に形成された、Ｐ型の導電性を持つコントロール層である。第２コントロール層１０８ｂは、例えば、Ｐ−ＧａＮから構成される。第１コントロール層１０８ａ及び第２コントロール層１０８ｂはそれぞれ、チャネル領域１０３との間でＰＮ接合を形成している。
制御部１２０は、半導体素子１００を導通状態にするための回路である。導通状態とは、一対のオーミック電極（第１オーミック電極１０４ａと第２オーミック電極１０４ｂ）の間でチャネル領域１０３を介して双方向に電流を流すことが可能な状態である。図１Ａ及び図１Ｂに示すように、制御部１２０は、電圧源１２１ａ、１２１ｂ、１２２ａ及び１２２ｂと、スイッチ１２３ａ及び１２３ｂとを備える。
電圧源１２１ａは、一対のゲート電極の閾値電圧以上の電圧である第１電圧を生成する第１電圧源の一例である。電圧源１２１ａは、第１オーミック端子１０６ａと第１ゲート端子１０７ａとの間に、スイッチ１２３ａを介して接続されている。
具体的には、電圧源１２１ａは、第１オーミック電極１０４ａを基準とした場合の第１ゲート電極１０５ａの電位である第１電位が、第１ゲート電極１０５ａの閾値電圧以上となるように、第１ゲート電極１０５ａと第１オーミック電極１０４ａとの間にゲート電圧ＶＧａ１を印加する。なお、ゲート電圧ＶＧａ１は、第１電圧の一例であり、第１ゲート電極１０５ａの閾値電圧以上の電圧である。
電圧源１２２ａは、第１電圧より高い第２電圧を生成する第２電圧源の一例である。電圧源１２１ａは、第１オーミック端子１０６ａと第１ゲート端子１０７ａとの間に、スイッチ１２３ａを介して接続されている。
具体的には、電圧源１２２ａは、第１電位が第１ゲート電極１０５ａの閾値電圧以上となるように、第１ゲート電極１０５ａと第１オーミック電極１０４ａとの間にゲート電圧ＶＧａ２を印加する。なお、ゲート電圧ＶＧａ２は、第２電圧の一例であり、第１ゲート電極１０５ａの閾値電圧以上であり、かつ、ゲート電圧ＶＧａ１より高い電圧である。
スイッチ１２３ａは、電源１３０の電源電圧ＶＳｂａの極性に応じて、電圧源１２１ａ及び電圧源１２２ａのいずれかを選択する。具体的には、スイッチ１２３ａは、電源１３０の電源電圧ＶＳｂａが正の場合、すなわち、第２オーミック電極１０４ｂの電位が第１オーミック電極１０４ａの電位より高い場合（図１Ａ参照）、高電圧の電圧源１２２ａを選択する。また、スイッチ１２３ａは、電源１３０の電源電圧ＶＳｂａが負の場合、すなわち、第２オーミック電極１０４ｂの電位が第１オーミック電極１０４ａの電位より低い場合（図１Ｂ参照）、低電圧の電圧源１２１ａを選択する。
電圧源１２１ｂは、一対のゲート電極の閾値電圧以上の電圧である第１電圧を生成する第１電圧源の一例である。電圧源１２１ｂは、第２オーミック端子１０６ｂと第２ゲート端子１０７ｂとの間に、スイッチ１２３ｂを介して接続されている。
具体的には、電圧源１２１ｂは、第２オーミック電極１０４ｂを基準とした場合の第２ゲート電極１０５ｂの電位である第２電位が、第２ゲート電極１０５ｂの閾値電圧以上となるように、第２ゲート電極１０５ｂと第２オーミック電極１０４ｂとの間にゲート電圧ＶＧｂ１を印加する。なお、ゲート電圧ＶＧｂ１は、第１電圧の一例であり、第２ゲート電極１０５ｂの閾値電圧以上の電圧である。また、ゲート電圧ＶＧｂ１は、ゲート電圧ＶＧａ１と等しくてもよい。
電圧源１２２ｂは、第１電圧より高い第２電圧を生成する第２電圧源の一例である。電圧源１２１ｂは、第２オーミック端子１０６ｂと第２ゲート端子１０７ｂとの間に、スイッチ１２３ｂを介して接続されている。
具体的には、電圧源１２２ｂは、第２電位が第２ゲート電極１０５ｂの閾値電圧以上となるように、第２ゲート電極１０５ｂと第２オーミック電極１０４ｂとの間にゲート電圧ＶＧｂ２を印加する。なお、ゲート電圧ＶＧｂ２は、第２電圧の一例であり、第２ゲート電極１０５ｂの閾値電圧以上であり、かつ、ゲート電圧ＶＧｂ１より高い電圧である。また、ゲート電圧ＶＧｂ２は、ゲート電圧ＶＧａ２と等しくてもよい。
スイッチ１２３ｂは、電源１３０の電源電圧ＶＳｂａの極性に応じて、電圧源１２１ｂ及び電圧源１２２ｂのいずれかを選択する。具体的には、スイッチ１２３ｂは、電源１３０の電源電圧ＶＳｂａが正の場合、すなわち、第２オーミック電極１０４ｂの電位が第１オーミック電極１０４ａの電位より高い場合（図１Ａ参照）、低電圧の電圧源１２１ｂを選択する。また、スイッチ１２３ｂは、電源１３０の電源電圧ＶＳｂａが負の場合、すなわち、第２オーミック電極１０４ｂの電位が第１オーミック電極１０４ａの電位より低い場合（図１Ｂ参照）、高電圧の電圧源１２２ｂを選択する。
このように、制御部１２０は、半導体素子１００を導通状態にする場合に、一対のオーミック電極のうち高電位側のオーミック電極を基準とした場合の電位であって、高電位側のオーミック電極に対応するゲート電極である高電位側ゲート電極の電位が、低電位側のオーミック電極を基準とした場合の電位であって、低電位側のオーミック電極に対応するゲート電極である低電位側ゲート電極の電位より低くなるように、高電位側ゲート電極に第１電気信号を供給し、かつ、低電位側ゲート電極に第２電気信号を供給する。
例えば、図１Ａの例では、高電位側のオーミック電極及び高電位側ゲート電極は、第２オーミック電極１０４ｂ及び第２ゲート電極１０５ｂである。そして、低電位側のオーミック電極及び低電位側ゲート電極は、第１オーミック電極１０４ａ及び第１ゲート電極１０５ａである。
高電位側ゲート電極である第２ゲート電極１０５ｂには、低電圧の電圧源１２１ｂからゲート電圧ＶＧｂ１が第１電気信号として供給される。そして、低電位側ゲート電極である第１ゲート電極１０５ａには、高電圧の電圧源１２２ａからゲート電圧ＶＧａ２が第２電気信号として供給される。このとき、ＶＧａ２＞ＶＧｂ１である。
図１Ｂの例では、高電位側のオーミック電極及び高電位側ゲート電極は、第１オーミック電極１０４ａ及び第１ゲート電極１０５ａである。そして、低電位側のオーミック電極及び低電位側ゲート電極は、第２オーミック電極１０４ｂ及び第２ゲート電極１０５ｂである。
高電位側ゲート電極である第１ゲート電極１０５ａには、低電圧の電圧源１２１ａからゲート電圧ＶＧａ１が第１電気信号として供給される。そして、低電位側ゲート電極である第２ゲート電極１０５ｂには、高電圧の電圧源１２２ｂからゲート電圧ＶＧｂ２が第２電気信号として供給される。このとき、ＶＧｂ２＞ＶＧａ１である。
以下では、本発明の実施の形態１に係る半導体装置１０の動作について説明する。
図２は、本発明の実施の形態１に係る半導体素子１００が導通状態である場合におけるチャネル領域１０３の挙動を説明するための図である。
第１ゲート電極１０５ａの閾値電圧以上の電位ＶＧａが、第１オーミック電極１０４ａを基準として第１ゲート電極１０５ａに印加され、かつ、第２ゲート電極１０５ｂの閾値電圧以上の電位ＶＧｂが、第２オーミック電極１０４ｂを基準として第２ゲート電極１０５ｂに印加された場合に、半導体素子１００は導電状態となる。このとき、第１オーミック電極１０４ａと第２オーミック電極１０４ｂとの間に、電源電圧ＶＳｂａを印加することで、第１オーミック電極１０４ａと第２オーミック電極１０４ｂとの間に電流ＩＳｂａが流れる。
このとき、電流ＩＳｂａの向きは、電源電圧ＶＳｂａの極性に応じて決定される。つまり、第１オーミック電極１０４ａと第２オーミック電極１０４ｂとのうち、高電位側のオーミック電極から低電位側のオーミック電極に電流ＩＳｂａが流れる。
図３Ａは、本発明の実施の形態１に係るＩＳｂａとＶＳｂａとの関係の一例を示す図である。図３Ａに示すように、電源電圧ＶＳｂａが大きくなるにつれて、電流ＩＳｂａも大きくなる。
また、半導体素子１００が導通状態であるとき、第１ゲート電極１０５ａの電位は、第１オーミック電極１０４ａの電位よりＶＧａだけ高い。したがって、第１ゲート電極１０５ａから第１コントロール層１０８ａを介してチャネル領域１０３へ第１ゲート電流ＩＧａが流れる。
同様に、半導体素子１００が導通状態であるとき、第２ゲート電極１０５ｂの電位は、第２オーミック電極１０４ｂの電位よりＶＧｂだけ高く、第１オーミック電極１０４ａの電位よりＶＳｂａ＋ＶＧｂだけ高い。したがって、第２ゲート電極１０５ｂから第２コントロール層１０８ｂを介してチャネル領域１０３へ第２ゲート電流ＩＧｂが流れる。
まず、ＶＳｂａ＞０の場合（図１Ａ）について説明する。第１ゲート電極１０５ａ直下のチャネル領域１０３について、半導体素子１００が導通状態のとき、高電位側の第２オーミック電極１０４ｂから低電位側の第１オーミック電極１０４ａに向けて、チャネル領域１０３には電流ＩＳｂａが流れている。
半導体素子１００の内部には、抵抗１０９ａ、１０９ｂ及び１０９ｃが存在する。抵抗１０９ａは、第１オーミック電極１０４ａから第１ゲート電極１０５ａ直下のチャネル領域のＡ点までの抵抗である。抵抗１０９ｂは、第１ゲート電極１０５ａ直下のチャネル領域のＡ点から第２ゲート電極１０５ｂ直下のチャネル領域のＢ点までのチャネル領域の抵抗である。抵抗１０９ｃは、第２ゲート電極１０５ｂ直下のチャネル領域のＢ点から第２オーミック電極１０４ｂまでの抵抗である。
半導体素子１００が導通状態で、ＩＳｂａが流れると抵抗１０９ａ、１０９ｂ及び１０９ｃで、それぞれ電圧ドロップが発生する。各電圧ドロップの総和が、電源電圧ＶＳｂａに相当する。
第１ゲート電極１０５ａ直下のチャネル領域のＡ点の電位は、ＩＳｂａと抵抗１０９ａとによる電圧ドロップにより、第１オーミック端子１０６ａの電位よりも高くなっている。Ａ点の電位は、ＩＳｂａの増加に伴って上昇するため、第１ゲート電極１０５ａとＡ点との間に印加される電圧は、ＩＳｂａが増加するほどＶＧａに対して小さくなる。
ＩＳｂａがさらに増加し、Ａ点にチャネルが形成されなくなった時点で、図３Ａに示すように、ＩＳｂａは飽和する。Ａ点にチャネルが形成されるか否かは、Ａ点と第１ゲート電極１０５ａとの電位差によって決まるので、第１オーミック電極１０４ａの電位を基準とした場合の第１ゲート電極１０５ａの電位が高い程、Ａ点のチャネルは維持されやすくなる。
したがって、ＩＳｂａの飽和電流の大きさは、ＶＧａの大きさに依存する。つまり、ＩＳｂａの飽和電流の大きさは、第１ゲート電極１０５ａと第１オーミック電極１０４ａとの電位差に依存する。言い換えると、ＩＳｂａの飽和電流の大きさは、低電位側のオーミック電極と低電位側ゲート電極との間に印加される電圧に依存する。
なお、ＩＳｂａが増加するとＡ点の電位が上昇するため、第１ゲート端子１０７ａから第１ゲート電極１０５ａ及び第１コントロール層１０８ａを介してチャネル領域１０３に流れる電流ＩＧａは減少する。
次に、第２ゲート電極１０５ｂ直下のチャネル領域１０３について説明すると、半導体素子１００が導通状態のとき、チャネル領域１０３にはＩＳｂａが流れる。
第２ゲート電極１０５ｂ直下のチャネル領域のＢ点の電位は、ＩＳｂａと抵抗１０９ｃとによる電圧ドロップにより、第２オーミック端子１０６ｂの電位よりも低くなっている。第２オーミック端子１０６ｂに対するＢ点の電位は、ＩＳｂａの増加に伴って下降する。
また、第２ゲート端子１０７ｂには、第２オーミック端子１０６ｂに対してＶＧｂの電圧が印加されている。第２ゲート電極１０５ｂとＢ点との間に印加される電圧は、ＩＳｂａが増加するほどＶＧｂに対して大きくなる。したがって、半導体素子１００が導通状態である場合において、第２ゲート電極１０５ｂの閾値電圧以上の電位ＶＧｂが第２オーミック電極１０４ｂを基準として第２ゲート電極１０５ｂに印加されているとき、ＩＳｂａが増加しても、Ｂ点にはチャネルは形成されたままである。
さらに、ＩＳｂａが増加すると、第１オーミック端子１０６ａに対する第２オーミック端子１０６ｂの電位ＶＳｂａが上昇する。このため、第１オーミック端子１０６ａに対する第２ゲート端子１０７ｂの電位は、ＶＳｂａ＋ＶＧｂに上昇する。したがって、ＩＳｂａが増加すると、第２ゲート端子１０７ｂから第２ゲート電極１０５ｂ、第２コントロール層１０８ｂ及びチャネル領域１０３を介して第１オーミック端子１０６ａへ流れる電流、すなわち、ＩＧｂが増加する。
つまり、第２ゲート端子１０７ｂを流れるゲート電流ＩＧｂは、第２ゲート電極１０５ｂと第２オーミック電極１０４ｂとの電位差が大きい程、大きくなる。言い換えると、高電位側ゲート電極に流れるゲート電流は、高電位側ゲート電極と高電位側のオーミック電極との電位差が大きい程、大きくなる。
次に、ＶＳｂａ＜０の場合（図１Ｂ）、ＩＳｂａ＜０となり、極性が反転する。
第２ゲート電極１０５ｂ直下のチャネル領域のＢ点の電位は、ＩＳｂａと抵抗１０９ｃとによる電圧ドロップより、第２オーミック端子１０６ｂの電位よりも高くなっている。Ｂ点の電位は、ＩＳｂａの増加に伴って上昇するため、第２ゲート電極１０５ｂとＢ点との間に印加される電圧は、ＩＳｂａが増加するほどＶＧｂに対して大きくなる。
ＩＳｂａがさらに増加し、Ｂ点にチャネルが形成されなくなった時点で、ＩＳｂａは飽和する。Ｂ点にチャネルが形成されるか否かは、Ｂ点と第２ゲート電極１０５ｂとの電位差によって決まるので、第２オーミック電極１０４ｂの電位を基準とした場合の第２ゲート電極１０５ｂの電位が高い程、Ｂ点のチャネルは維持されやすくなる。
したがって、ＩＳｂａの飽和電流の大きさは、ＶＧｂの大きさに依存する。つまり、ＩＳｂａの飽和電流の大きさは、第２ゲート電極１０５ｂと第２オーミック電極１０４ｂとの電位差に依存する。言い換えると、ＩＳｂａの飽和電流の大きさは、低電位側のオーミック電極と低電位側ゲート電極との間に印加される電圧に依存する。
なお、ＩＳｂａの絶対値が増加するとＢ点の電位が上昇するため、第２ゲート端子１０７ｂから第２ゲート電極１０５ｂ及び第２コントロール層１０８ｂを介してチャネル領域１０３に流れる電流ＩＧｂが減少する。
また、第１ゲート端子１０７ａには、第１オーミック端子１０６ａに対してＶＧａの電圧が印加されている。第１ゲート電極１０５ａとＡ点との間に印加される電圧は、ＩＳｂａの絶対値が増加するほどＶＧａに対して大きくなる。したがって、半導体素子１００が導通状態である場合において、第１ゲート電極１０５ａの閾値電圧以上の電位ＶＧａが第１オーミック電極１０４ａを基準として第１ゲート電極１０５ａに印加されているとき、ＩＳｂａの絶対値が増加しても、Ａ点にはチャネルが形成されたままである。
さらに、ＩＳｂａの絶対値が増加すると、第２オーミック端子１０６ｂに対する第１オーミック端子１０６ａの電位ＶＳｂａの絶対値が上昇する。このため、第２オーミック端子１０６ｂに対する第１ゲート端子１０７ａの電位は、ＶＳｂａの絶対値＋ＶＧａに上昇する。したがって、ＩＳＢａの絶対値が増加すると、第１ゲート端子１０７ａから第１ゲート電極１０５ａ、第１コントロール層１０８ａ及びチャネル領域１０３を介して第２オーミック端子１０６ｂへ流れる電流、すなわち、ＩＧａが増加する。
なお、ＶＳｂａ＞０のときのＩＳｂａの飽和電流と、ＶＳｂａ＜０のときのＩＳｂａの飽和電流の絶対値を一致させる場合には、ＶＧａ＝ＶＧｂとする。
以上のように、ＩＳｂａの飽和電流の大きさは、低電位側のオーミック電極と低電位側ゲート電極との間の電位差に依存する。また、高電位側ゲート電極に流れるゲート電流の大きさは、高電位側のオーミック電極と高電位側ゲート電極との間の電位差に依存する。
したがって、低電位側のオーミック電極と低電位側ゲート電極との電位差を保ちつつ、高電位側のオーミック電極と高電位側ゲート電極との間の電位差を小さくすることで、ＩＳｂａの飽和電流の大きさを保ちつつ、ゲート電流の大きさを小さくすることができる。
本発明の実施の形態１に係る半導体装置１０の制御部１２０は、第１オーミック端子１０６ａと第１ゲート端子１０７ａとの間に、２つの電圧源１２１ａ及び１２２ａを備えている。２つの電圧源１２１ａ及び１２２ａはそれぞれ、第１ゲート電極１０５ａの閾値電圧以上のゲート電圧ＶＧａ１（第１電圧）及びＶＧａ２（第２電圧）を生成する。
そして、スイッチ１２３ａは、電圧源１２１ａ及び１２２ａのいずれかを選択する。すなわち、スイッチ１２３ａは、第１オーミック端子１０６ａと第１ゲート端子１０７ａとの間に印加する電圧を切り替える。
このとき、ＶＧａ１は、第１ゲート電極１０５ａの閾値電圧以上で、かつ、ＶＧａ２よりも低い電圧である。また、ＶＧａ２の大きさは、ＶＳｂａ＞０において、ＩＳｂａの飽和電流を流すことができるように設定される。
このように、制御部１２０は、低電圧用の電圧源１２１ａと、高電圧用の電圧源１２１ｂとを備え、第１ゲート電極１０５ａに印加する電圧を選択する。すなわち、制御部１２０は、スイッチ１２３ａにより、低電圧であるＶＧａ１、又は、高電圧であるＶＧａ２を第１ゲート電極１０５ａに印加することができる。
また、制御部１２０は、第２オーミック端子１０６ｂと第２ゲート端子１０７ｂの間に、２つの電圧源１２１ｂ及び１２２ｂを備えている。２つの電圧源１２１ｂ及び１２２ｂはそれぞれ、第２ゲート電極１０５ｂの閾値電圧以上のゲート電圧ＶＧｂ１（第１電圧）及びＶＧｂ２（第２電圧）を生成する。
そして、スイッチ１２３ｂは、電圧源１２１ｂ及び１２２ｂのいずれかを選択する。すなわち、スイッチ１２３ｂは、第２オーミック端子１０６ｂと第２ゲート端子１０７ｂとの間に印加する電圧を切り替える。
このとき、ＶＧｂ１は、第２ゲート電極１０５ｂの閾値電圧以上で、かつ、ＶＧｂ２よりも低い電圧である。また、ＶＧｂ２の大きさは、ＶＳｂａ＜０において、ＩＳｂａの飽和電流を流すことができるように設定される。
ＶＳｂａ＞０のときには、低電位側の第１ゲート端子１０７ａと低電位側の第１オーミック端子１０６ａとの間には、高電圧であるＶＧａ２の電圧が印加される。そして、高電位側の第２ゲート端子１０７ｂと高電位側の第２オーミック端子１０６ｂとの間には、低電圧であるＶＧｂ１の電圧が印加される。
このようにすると、第１ゲート端子１０７ａと第１オーミック端子１０６ａとの間には、高電圧であるＶＧａ２が、第２ゲート端子１０７ｂと第２オーミック端子１０６ｂとの間には、高電圧であるＶＧｂ２が印加される場合と比較して、ＩＧｂを抑制させることが可能である。ＩＧｂとＶＳｂａの特性を図３Ｂに示す。
第２ゲート電極１０５ｂからチャネル領域１０３に向けて流れるゲート電流ＩＧｂは、第２ゲート電極１０５ｂと第１オーミック電極１０４ａとの電位差が大きくなるほど、増大する。
第２ゲート電極１０５ｂにＶＧｂ２が印加された場合、第２ゲート電極１０５ｂと第１オーミック電極１０４ａとの電位差は、ＶＳｂａ＋ＶＧｂ２になる。本発明の実施の形態１のように、第２ゲート電極１０５ｂにＶＧｂ１が印加された場合、第２ゲート電極１０５ｂと第１オーミック電極１０４ａとの電位差は、ＶＳｂａ＋ＶＧｂ１になる。
ＶＧｂ１＜ＶＧｂ２であるので、本発明の実施の形態１では、第２ゲート電極１０５ｂと第１オーミック電極１０４ａとの電位差は小さくなる。したがって、ゲート電流ＩＧｂの増加を抑制することができ、消費電力の増大を抑制することができる。
また、ＩＳｂａの飽和電流はＶＧａ２に依存している。このため、第１ゲート端子１０７ａと第１オーミック端子１０６ａとの間には、高電圧であるＶＧａ２が、第２ゲート端子１０７ｂと第２オーミック端子１０６ｂとの間には、高電圧であるＶＧｂ２が印加される場合と比較して、ＩＳｂａの飽和電流は減少しない。
ＶＳｂａ＜０のときには、高電位側の第１ゲート端子１０７ａと高電位側の第１オーミック端子１０６ａとの間には、低電圧であるＶＧａ１の電圧が印加される。そして、低電位側の第２ゲート端子１０７ｂと低電位側の第２オーミック端子１０６ｂとの間には、高電圧であるＶＧｂ２の電圧が印加される。
このようにすると、第１ゲート端子１０７ａと第１オーミック端子１０６ａとの間には、高電圧であるＶＧａ２が、第２ゲート端子１０７ｂと第２オーミック端子１０６ｂとの間には、高電圧であるＶＧｂ２が印加される場合と比較して、ＩＧａを抑制させることが可能である。また、ＩＳｂａの飽和電流はＶＧｂ２に依存している。このため、第１ゲート端子１０７ａと第１オーミック端子１０６ａとの間には、高電圧であるＶＧａ２が、第２ゲート端子１０７ｂと第２オーミック端子１０６ｂとの間には、高電圧であるＶＧｂ２が印加される場合と比較して、ＩＳｂａの飽和電流は減少しない。
以上のように、本発明の実施の形態１に係る半導体装置１０は、一対のゲート電極と一対のオーミック電極とを有する半導体素子１００と、一対のゲート電極に閾値電圧以上の電圧を印加することで、半導体素子１００を一対のオーミック電極間で導通状態にする制御部１２０とを備える。そして、制御部１２０は、半導体素子１００が導通状態である場合に、高電位側のオーミック電極に対応するゲート電極に低電圧を印加し、低電位側のオーミック電極に対応するゲート電極に高電圧を印加する。すなわち、本発明の実施の形態１に係る半導体装置１０は、低電位側のオーミック電極と低電位側ゲート電極との電位差を保ちつつ、高電位側のオーミック電極と高電位側ゲート電極との間の電位差を小さくする。
電源１３０から流れる電流ＩＳｂａの飽和電流の大きさは、低電位側のオーミック電極と低電位側ゲート電極との間の電位差に依存する。また、高電位側ゲート電極に流れるゲート電流の大きさは、高電位側のオーミック電極と高電位側ゲート電極との間の電位差に依存する。このため、本発明の実施の形態１に係る半導体装置１０によれば、ＩＳｂａの飽和電流の大きさを保ちつつ、ゲート電流の大きさを小さくすることができる。
これにより、ＩＳｂａ−ＶＳｂａの特性を維持したまま、ゲート電流の増大を抑制することが可能となる。具体的には、電源から流れる電流ＩＳｂａの飽和電流の減少を抑制するとともに、ゲート電流の増大を抑制することで、消費電力を削減することができる。
また、本発明の実施の形態１に係る半導体装置１０では、第１ゲート電極１０５ａ及び第２ゲート電極１０５ｂの閾値電圧はともに、正である。これにより、第１オーミック電極１０４ａを基準とした場合に第１ゲート電極１０５ａに印加される電圧、及び、第２オーミック電極１０４ｂを基準とした場合に第２ゲート電極１０５ｂに印加される電圧がともに０のときに、半導体素子１００を遮断状態とすることができる。
（実施の形態１の変型例１）
実施の形態１の変型例１について、図面を参照しながら説明する。図４は、本発明の実施の形態１の変型例１に係る半導体装置１０ａの構成の一例を示す図である。実施の形態１と同様の構成要素については、同一の符号を付し、その説明を省略する。
実施の形態１の変型例１に係る半導体装置１０ａは、半導体素子１００の代わりに半導体素子１００ａを備える。半導体素子１００ａは、半導体素子１００と比較して、第１コントロール層１０８ａ及び第２コントロール層１０８ｂを備えない点が異なっている。すなわち、第１ゲート電極１０５ａ及び第２ゲート電極１０５ｂと、半導体層積層体１０２とがショットキー接合している。このような構成でも、ＩＳｂａ−ＶＳｂａの特性を維持したまま、ＶＳｂａ＞０のときは高電位側のゲート電流であるＩＧｂの増加を、ＶＳｂａ＜０のときは高電位側のゲート電流であるＩＧａの増加を抑制することができる。
このように、本発明の実施の形態１の変型例１に係る半導体装置１０ａによれば、実施の形態１と同様に、電源から流れる電流ＩＳｂａの飽和電流の減少を抑制するとともに、ゲート電流の増大を抑制することで、消費電力を削減することができる。
（実施の形態１の変型例２）
実施の形態１の変型例２について、図面を参照しながら説明する。図５は、本発明の実施の形態１の変型例２に係る半導体装置１０ｂの構成の一例を示す図である。実施の形態１と同様の構成要素については、同一の符号を付し、その説明を省略する。
実施の形態１の変型例２に係る半導体装置１０ｂは、半導体素子１００の代わりに半導体素子１００ｂを備える。半導体素子１００ｂは、半導体素子１００と比較して、第１コントロール層１０８ａの代わりに第１絶縁膜１１０ａを備える点と、第２コントロール層１０８ｂの代わりに第２絶縁膜１１０ｂを備える点とが異なっている。
第１絶縁膜１１０ａは、第１ゲート電極１０５ａと半導体層積層体１０２との間に形成された絶縁膜である。また、第２絶縁膜１１０ｂは、第２ゲート電極１０５ｂと半導体層積層体１０２との間に形成された絶縁膜である。例えば、第１絶縁膜１１０ａ及び第２絶縁膜１１０ｂは、シリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（ＳｉＮ）などである。
本変型例においては、半導体素子１００ｂが導通状態であり、かつ、定常状態においては、ＩＧａ及びＩＧｂともに０である。しかし、半導体素子１００ｂが導通状態となるときには、第１ゲート電極１０５ａの容量及び第２ゲート電極１０５ｂの容量を蓄積するために、過渡的にＩＧａ及びＩＧｂが流れる。
ＶＳｂａ＞０のとき、第２ゲート端子１０７ｂと第２オーミック端子１０６ｂとの間にＶＧｂ１が印加されることにより、ＶＧｂ２が印加されるときよりも過渡的なＩＧｂを抑制することができる。
このように、本発明の実施の形態１の変型例２に係る半導体装置１０ｂによれば、実施の形態１と同様に、電源から流れる電流ＩＳｂａの飽和電流の減少を抑制するとともに、ゲート電流の増大を抑制することで、消費電力を削減することができる。さらに、導通状態に切り替わるときに流れる過渡的なゲート電流の増大も抑制することができる。
（実施の形態２）
本発明の実施の形態２に係る半導体装置は、一対のゲート電極と一対のオーミック電極とを有する半導体素子と、一対のゲート電極に閾値電圧以上の電圧となるような電流を供給することで、半導体素子を一対のオーミック電極間で導通状態にする制御部とを備える。そして、制御部は、半導体素子が導通状態である場合に、高電位側のオーミック電極に対応するゲート電極に低電流を供給し、低電位側のオーミック電極に対応するゲート電極に高電流を供給することを特徴とする。
図６は、本発明の実施の形態２に係る半導体装置２０の構成の一例を示す断面図である。図６に示すように、半導体装置２０は、半導体素子１００と、制御部１４０とを備える。実施の形態１と同一の構成要素については、同一の符号を付し、その説明を省略する。
制御部１４０は、半導体素子１００を導通状態にするための回路である。図６に示すように、制御部１４０は、電流源１４１ａ、１４１ｂ、１４２ａ及び１４２ｂと、スイッチ１４３ａ及び１４３ｂとを備える。
電流源１４１ａは、一対のゲート電極の閾値電圧以上の電圧を印加するための第１電流を生成する第１電流源の一例である。電流源１４１ａは、第１オーミック端子１０６ａと第１ゲート端子１０７ａとの間に、スイッチ１４３ａを介して接続されている。
具体的には、電流源１４１ａは、第１オーミック電極１０４ａを基準とした場合の第１ゲート電極１０５ａの電位である第１電位が、第１ゲート電極１０５ａの閾値電圧以上となるように、第１ゲート電極１０５ａにゲート電流ＩＧａ１を供給する。なお、ゲート電流ＩＧａ１は、第１電流の一例である。
電流源１４２ａは、第１電流より大きい第２電流を生成する第２電流源の一例である。電流源１４２ａは、第１オーミック端子１０６ａと第１ゲート端子１０７ａとの間に、スイッチ１４３ａを介して接続されている。
具体的には、電流源１４２ａは、第１電位が第１ゲート電極１０５ａの閾値電圧以上となるように、第１ゲート電極１０５ａにゲート電流ＩＧａ２を供給する。なお、ゲート電流ＩＧａ２は、第２電流の一例であり、ゲート電流ＩＧａ１より大きい電流である。
スイッチ１４３ａは、電源１３０の電源電圧ＶＳｂａの極性に応じて、電流源１４１ａ及び電流源１４２ａのいずれかを選択する。具体的には、スイッチ１４３ａは、電源１３０の電源電圧ＶＳｂａが正の場合、すなわち、第２オーミック電極１０４ｂの電位が第１オーミック電極１０４ａの電位より高い場合（図６）、高電流の電流源１４２ａを選択する。また、スイッチ１４３ａは、電源１３０の電源電圧ＶＳｂａが負の場合、すなわち、第２オーミック電極１０４ｂの電位が第１オーミック電極１０４ａの電位より低い場合、低電流の電流源１４１ａを選択する。
電流源１４１ｂは、一対のゲート電極の閾値電圧以上の電圧を印加するための第１電流を生成する第１電流源の一例である。電流源１４１ｂは、第２オーミック端子１０６ｂと第２ゲート端子１０７ｂとの間に、スイッチ１４３ｂを介して接続されている。
具体的には、電流源１４１ｂは、第２オーミック電極１０４ｂを基準とした場合の第２ゲート電極１０５ｂの電位である第２電位が、第２ゲート電極１０５ｂの閾値電圧以上となるように、第２ゲート電極１０５ｂにゲート電流ＩＧｂ１を供給する。なお、ゲート電流ＩＧｂ１は、第１電流の一例である。また、ゲート電流ＩＧｂ１は、ゲート電流ＩＧａ１と等しくてもよい。
電流源１４２ｂは、第１電流より大きい第２電流を生成する第２電流源の一例である。電流源１４２ｂは、第２オーミック端子１０６ｂと第２ゲート端子１０７ｂとの間に、スイッチ１４３ｂを介して接続されている。
具体的には、電流源１４２ｂは、第２電位が第２ゲート電極１０５ｂの閾値電圧以上となるように、第２ゲート電極１０５ｂにゲート電流ＩＧｂ２を供給する。なお、ゲート電流ＩＧｂ２は、第２電流の一例であり、ゲート電流ＩＧｂ１より大きい電流である。また、ゲート電流ＩＧｂ２は、ゲート電流ＩＧａ２と等しくてもよい。
スイッチ１４３ｂは、電源１３０の電源電圧ＶＳｂａの極性に応じて、電流源１４１ｂ及び電流源１４２ｂのいずれかを選択する。具体的には、スイッチ１４３ｂは、電源１３０の電源電圧ＶＳｂａが正の場合、すなわち、第２オーミック電極１０４ｂの電位が第１オーミック電極１０４ａの電位より高い場合（図６）、低電流の電流源１４１ｂを選択する。また、スイッチ１４３ｂは、電源１３０の電源電圧ＶＳｂａが負の場合、すなわち、第２オーミック電極１０４ｂの電位が第１オーミック電極１０４ａの電位より低い場合、高電流の電流源１４２ｂを選択する。
このように、制御部１４０は、半導体素子１００を導通状態にする場合に、一対のオーミック電極のうち高電位側のオーミック電極を基準とした場合の電位であって、高電位側のオーミック電極に対応するゲート電極である高電位側ゲート電極の電位が、低電位側のオーミック電極を基準とした場合の電位であって、低電位側のオーミック電極に対応するゲート電極である低電位側ゲート電極の電位より低くなるように、高電位側ゲート電極に第１電気信号を供給し、かつ、低電位側ゲート電極に第２電気信号を供給する。
例えば、図６の例では、高電位側のオーミック電極及び高電位側ゲート電極は、第２オーミック電極１０４ｂ及び第２ゲート電極１０５ｂである。そして、低電位側のオーミック電極及び低電位側ゲート電極は、第１オーミック電極１０４ａ及び第１ゲート電極１０５ａである。
高電位側ゲート電極である第２ゲート電極１０５ｂには、低電流の電流源１４１ｂからゲート電流ＩＧｂ１が第１電気信号として供給される。そして、低電位側ゲート電極である第１ゲート電極１０５ａには、高電流の電流源１４２ａからゲート電流ＩＧａ２が第２電気信号として供給される。このとき、ＩＧａ２＞ＩＧｂ１である。
また、例えば、高電位側のオーミック電極及び高電位側ゲート電極が、第１オーミック電極１０４ａ及び第１ゲート電極１０５ａであり、低電位側のオーミック電極及び低電位側ゲート電極が、第２オーミック電極１０４ｂ及び第２ゲート電極１０５ｂである場合を想定する。
この場合、高電位側ゲート電極である第１ゲート電極１０５ａには、低電流の電流源１４１ａからゲート電流ＩＧａ１が第１電気信号として供給される。そして、低電位側ゲート電極である第２ゲート電極１０５ｂには、高電流の電流源１４２ｂからゲート電流ＩＧｂ２が第２電気信号として供給される。このとき、ＩＧｂ２＞ＩＧａ１である。
以下では、本発明の実施の形態２に係る半導体装置２０の動作について説明する。
本発明の実施の形態２における半導体装置２０の制御部１４０は、第１オーミック端子１０６ａと第１ゲート端子１０７ａとの間に、２つの電流源１４１ａ及び１４２ａを備えている。２つの電流源１４１ａ及び１４２ａはそれぞれ、第１ゲート電極１０５ａの閾値電圧以上の電位を印加することができるようなゲート電流ＩＧａ１（第１電流）及びＩＧａ２（第２電流）を生成する。
そして、スイッチ１４３ａは、電流源１４１ａ及び１４２ａのいずれかを選択する。すなわち、スイッチ１４３ａは、第１ゲート端子１０７ａに供給する電流を切り替える。
このとき、ＩＧａ１は、第１ゲート電極１０５ａの閾値電圧以上の電圧を印加するための電流であり、ＩＧａ２より小さい電流である。また、ＩＧａ２の大きさは、ＶＳｂａ＞０において、ＩＳｂａの飽和電流を流すことができるゲート電圧ＶＧａになるように設定される。
このように、制御部１４０は、低電流用の電流源１４１ａと、高電流用の電流源１４２ａとを備え、第１ゲート電極１０５ａに供給する電流を選択する。すなわち、制御部１４０は、スイッチ１４３ａにより、低電流であるＩＧａ１、又は、高電流であるＩＧａ２を第１ゲート電極１０５ａに供給することができる。
また、制御部１４０は、第２オーミック端子１０６ｂと第２ゲート端子１０７ｂとの間に、２つの電流源１４１ｂ及び１４２ｂを備えている。２つの電流源１４１ｂ及び１４２ｂはそれぞれ、第２ゲート電極１０５ｂの閾値電圧以上の電位を印加することができるようなゲート電流がＩＧｂ１（第１電流）及びＩＧｂ２（第２電流）を生成する。
そして、スイッチ１４３ｂは、電流源１４１ｂ及び１４２ｂのいずれかを選択する。すなわち、スイッチ１４３ｂは、第２ゲート端子１０７ｂに供給する電流を切り替える。
このとき、ＩＧｂ１は、第２ゲート電極１０５ｂの閾値電圧以上の電圧を印加するための電流であり、ＩＧｂ２より小さい電流である。また、ＩＧｂ２の大きさは、ＶＳｂａ＜０において、ＩＳｂａの飽和電流を流すことができるゲート電圧ＶＧｂになるように設定される。
このように、制御部１４０は、低電流用の電流源１４１ｂと、高電流用の電流源１４２ｂとを備え、第２ゲート電極１０５ｂに供給する電流を選択する。すなわち、制御部１４０は、スイッチ１４３ｂにより、低電流であるＩＧｂ１、又は、高電流であるＩＧｂ２を第２ゲート電極１０５ｂに供給することができる。
具体的には、ＶＳｂａ＞０のときには、高電位側の第２ゲート端子１０７ｂには、ＩＧｂ２よりも小さいＩＧｂ１が供給される。そして、低電位側の第１ゲート端子１０７ａには、高電流であるＩＧａ２が供給される。この状態であっても第２ゲート端子１０７ｂ直下のチャネル領域１０３にはチャネルが生成される。したがって、第２ゲート端子１０７ｂの駆動電力が低減される。
また、ＶＳｂａ＜０のときには、高電位側の第１ゲート端子１０７ａには、ＩＧａ２よりも小さいＩＧａ１が供給される。そして、低電位側の第２ゲート端子１０７ｂには、高電流であるＩＧｂ２が供給される。この状態であっても第２ゲート端子１０７ｂ直下のチャネル領域１０３にはチャネルが生成される。したがって、第１ゲート端子１０７ａの駆動電力を抑制することができる。
以上のように、本発明の実施の形態２に係る半導体装置２０は、一対のゲート電極と一対のオーミック電極とを有する半導体素子１００と、一対のゲート電極に閾値電圧以上の電圧となるような電流を供給することで、半導体素子１００を一対のオーミック電極間で導通状態にする制御部１４０とを備える。そして、制御部１４０は、半導体素子１００が導通状態である場合に、高電位側のオーミック電極に対応するゲート電極に低電流を供給し、低電位側のオーミック電極に対応するゲート電極に高電流を供給する。
これにより、実施の形態１と同様に、電源から流れる電流ＩＳｂａの飽和電流の減少を抑制するとともに、ゲート電流の増大を抑制することで、消費電力を削減することができる。
（実施の形態２の変型例）
実施の形態２の変型例について、図面を参照しながら説明する。図７は、本発明の実施の形態２の変型例に係る半導体装置２０ａの構成の一例を示す図である。実施の形態２と同様の構成要素については、同一の符号を付し、その説明を省略する。
図７に示すように、実施の形態２の変型例に係る半導体装置２０ａは、制御部１４０の代わりに制御部１５０を備える。制御部１５０は、電流源１５１ａ及び１５１ｂを備える。
電流源１５１ａは、一対のゲート電極の閾値電圧以上の電圧を印加するための電流を生成する電流源の一例である。電流源１５１ａは、第１オーミック端子１０６ａと第１ゲート端子１０７ａとの間に接続されている。電流源１５１ａは、第１ゲート端子１０７ａにゲート電流ＩＧａを第１電気信号として供給する。
電流源１５１ｂは、一対のゲート電極の閾値電圧以上の電圧を印加するための電流を生成する電流源の一例である。電流源１５１ｂは、第２オーミック端子１０６ｂと第２ゲート端子１０７ｂとの間に接続されている。電流源１５１ｂは、第２ゲート端子１０７ｂにゲート電流ＩＧｂを第２電気信号として供給する。
ここで、ＩＧａ及びＩＧｂはともに、ゲート電極の閾値電圧以上の電圧を印加するための電流である。例えば、ＩＧａ及びＩＧｂはそれぞれ、同一の電流値を持つ。
実施の形態１では、ＶＳｂａ＞０のとき、同一の定電圧ＶＧａ及びＶＧｂが印加されているときには、ＶＳｂａが上昇するほどＩＳｂａが上昇してＩＧａは減少し、ＩＧｂは増加すると述べた。つまり、ＶＳｂａ＞０のとき、同一の定電流ＩＧａ及びＩＧｂが印加されているときには、ＶＳｂａが上昇するほどＩＳｂａが上昇してＶＧａは増加し、ＶＧｂは減少することになる。
したがって、図７に示すように、第１ゲート端子１０７ａ及び第２ゲート端子１０７ｂに対してそれぞれ同一の電流値を持つＩＧａ及びＩＧｂを印加したときには、ＶＳｂａが上昇するほどＶＧａが増加し、かつ、ＶＧｂが減少する。
このように、本発明の実施の形態２の変型例に係る半導体装置２０ａによれば、実施の形態１と同様に、電源から流れる電流ＩＳｂａの飽和電流の減少を抑制するとともに、ゲート電流の増大を抑制することで、消費電力を削減することができる。
（まとめ）
以上、図面を用いて説明したように、本発明の実施の形態に係る半導体装置は、双方向に電流を流すことができる半導体素子を備える半導体装置であって、前記半導体素子は、基板と、前記基板上に形成され、チャネル領域を有する半導体層と、前記半導体層の上又は上方に、互いに離隔して形成された一対のオーミック電極と、前記半導体層の上又は上方に、前記一対のオーミック電極の間に形成された、前記一対のオーミック電極のそれぞれに対応する一対のゲート電極とを備え、前記半導体装置は、さらに、前記半導体素子を、前記一対のオーミック電極の間で前記チャネル領域を介して双方向に電流を流すことが可能な導通状態にする制御部を備え、前記制御部は、前記半導体素子が前記導通状態である場合、前記一対のオーミック電極のうち高電位側のオーミック電極を基準とした場合の電位であって、前記高電位側のオーミック電極に対応するゲート電極である高電位側ゲート電極の電位が、低電位側のオーミック電極を基準とした場合の電位であって、前記低電位側のオーミック電極に対応するゲート電極である低電位側ゲート電極の電位より低くなるように、前記高電位側ゲート電極に第１電気信号を供給し、かつ、前記低電位側ゲート電極に第２電気信号を供給する。
これにより、高電位側ゲート電極に流れるゲート電流の大きさは、高電位側のオーミック電極と高電位側ゲート電極との間の電位差に依存するので、当該電位差を低くすることで、ゲート電流の増大が抑制され、消費電力を削減することができる。また、一対のオーミック電極間を流れる電流の飽和電流の大きさは、低電位側のオーミック電極と低電位側のゲート電極との間の電位差に依存するので、当該電位差を高くすることで、飽和電流の大きさを保つことができる。したがって、電源電流と電源電圧との特性を維持したまま、消費電力を削減することができる。
また、前記制御部は、前記一対のゲート電極の閾値電圧以上の電圧である第１電圧を生成する第１電圧源と、前記第１電圧より高い第２電圧を生成する第２電圧源とを有し、前記制御部は、前記高電位側ゲート電極に前記第１電圧を前記第１電気信号として供給し、前記低電位側ゲート電極に前記第２電圧を前記第２電気信号として供給してもよい。
これにより、異なる電圧を発生する２つの電圧源を備えることで、各ゲート電極と、対応するオーミック電極との間に高電圧又は低電圧を容易に供給することができる。したがって、電源電流と電源電圧との特性を維持したまま、高電位側ゲート電極からチャネル領域に流れる電流を低減することができるため、高電位側ゲート電極の駆動電力を抑制することができる。
また、前記制御部は、前記一対のゲート電極の閾値電圧以上の電圧を印加するための第１電流を生成する第１電流源と、前記第１電流より大きい第２電流を生成する第２電流源とを備え、前記制御部は、前記高電位側ゲート電極に前記第１電流を前記第１電気信号として供給し、前記低電位側ゲート電極に前記第２電流を前記第２電気信号として供給してもよい。
これにより、異なる電流を発生する２つの電流源を備えることで、各ゲート電極に高電流又は低電流を容易に供給することができる。したがって、電源電流と電源電圧との特性を維持したまま、高電位側のゲート電流を低減し、高電位側ゲート電極の駆動電力を抑制することができる。
また、前記制御部は、前記一対のゲート電極の閾値電圧以上の電圧を印加するための電流を、前記第１電気信号及び前記第２電気信号として前記一対のゲート電極に供給してもよい。
これにより、第１ゲート電極又は第２ゲート電極に供給するゲート電流源の数を減らすことができ、回路構成を簡素化することができる。
また、前記一対のゲート電極の閾値電圧は、正であってもよい。
これにより、第１オーミック電極を基準とした場合に第１ゲート電極に印加される電圧、及び、第２オーミック電極を基準とした場合に第２ゲート電極に印加される電圧がともに０のときに、半導体素子を遮断状態とすることができる。
また、前記半導体素子は、さらに、前記一対のゲート電極と前記半導体層との間に形成された、Ｐ型の導電性を有する一対のコントロール層を備えてもよい。
これにより、第１ゲート電極の閾値電圧及び第２ゲート電極の閾値電圧を正にすることができる。
また、前記一対のゲート電極は、前記半導体層とショットキー接合していてもよい。
これにより、第１ゲート電極の閾値電圧及び第２ゲート電極の閾値電圧を正にすることができる。
また、前記半導体素子は、さらに、前記一対のゲート電極と前記半導体層との間に形成された絶縁膜を備えてもよい。
これにより、第１ゲート電極の閾値電圧及び第２ゲート電極の閾値電圧を正にすることができる。
また、前記基板は、シリコン基板、サファイア基板、又は、炭化珪素基板であってもよい。
また、本発明の実施の形態に係る半導体装置の制御方法は、双方向に電流を流すことができる半導体装置の制御方法であって、前記半導体装置は、基板と、前記基板上に形成され、チャネル領域を有する半導体層と、前記半導体層の上又は上方に、互いに離隔して形成された一対のオーミック電極と、前記半導体層の上又は上方に、前記一対のオーミック電極の間に形成された、前記一対のオーミック電極のそれぞれに対応する一対のゲート電極とを備え、前記半導体装置の制御方法は、前記一対のオーミック電極のうち高電位側のオーミック電極に対応するゲート電極である高電位側ゲート電極に第１電気信号を供給し、前記一対のオーミック電極のうち低電位側のオーミック電極に対応するゲート電極である低電位側ゲート電極に第２電気信号を供給し、前記第１電気信号及び前記第２電気信号の供給では、前記高電位側のオーミック電極を基準とした場合の前記高電位側ゲート電極の電位が、前記低電位側のオーミック電極を基準とした場合の前記低電位側ゲート電極の電位より低くなるように、前記第１電気信号及び前記第２電気信号を供給する。
これにより、高電位側ゲート電極に流れるゲート電流の大きさは、高電位側のオーミック電極と高電位側ゲート電極との間の電位差に依存するので、当該電位差を低くすることで、ゲート電流の増大が抑制され、消費電力を削減することができる。また、一対のオーミック電極間を流れる電流の飽和電流の大きさは、低電位側のオーミック電極と低電位側のゲート電極との間の電位差に依存するので、当該電位差を高くすることで、飽和電流の大きさを保つことができる。したがって、電源電流と電源電圧との特性を維持したまま、消費電力を削減することができる。
以上、本発明に係る半導体装置及びその制御方法について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を当該実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
例えば、図１Ａ及び図１Ｂにおいて、制御部１２０は、４つの電圧源１２１ａ、１２１ｂ、１２２ａ及び１２２ｂを備えているが、制御部１２０は、２つの電圧源を備えるだけでもよい。ＶＧａ１とＶＧｂ１とは等しくてもよく、また、ＶＧａ２とＶＧｂ２とは等しくてもよいので、例えば、制御部１２０は、低電圧のＶＧａ１（＝ＶＧｂ１）を生成する電圧源１２１ａと、高電圧のＶＧａ２（＝ＶＧｂ２）を生成する電圧源１２２ａとを備えていればよい。
そして、制御部１２０は、高電位側のオーミック電極が第２オーミック電極１０４ｂである場合に、電圧源１２２ａが生成する高電圧ＶＧａ２を第１ゲート電極１０５ａと第１オーミック電極１０４ａとの間に印加し、電圧源１２１ａが生成する低電圧ＶＧａ１を第２ゲート電極１０５ｂと第２オーミック電極１０４ｂとの間に印加すればよい。また、制御部１２０は、高電位側のオーミック電極が第１オーミック電極１０４ａである場合に、電圧源１２１ａが生成する低電圧ＶＧａ１を第１ゲート電極１０５ａと第１オーミック電極１０４ａとの間に印加し、電圧源１２２ａが生成する高電圧ＶＧａ２を第２ゲート電極１０５ｂと第２オーミック電極１０４ｂとの間に印加すればよい。
また、図６において、制御部１４０は、４つの電流源１４１ａ、１４１ｂ、１４２ａ及び１４２ｂを備えているが、制御部１４０は、２つの電流源を備えるだけでもよい。ＩＧａ１とＩＧｂ１とは等しくてもよく、また、ＩＧａ２とＩＧｂ２とは等しくてもよいので、例えば、制御部１４０は、低電流のＩＧａ１（＝ＩＧｂ１）を生成する電流源１４１ａと、高電流のＩＧａ２（＝ＩＧｂ２）を生成する電流源１４２ａとを備えていればよい。
そして、制御部１４０は、高電位側のオーミック電極が第２オーミック電極１０４ｂである場合に、電流源１４２ａが生成する高電流ＩＧａ２を第１ゲート電極１０５ａに供給し、電流源１４１ａが生成する低電流ＩＧａ１を第２ゲート電極１０５ｂに供給すればよい。また、制御部１４０は、高電位側のオーミック電極が第１オーミック電極１０４ａである場合に、電流源１４１ａが生成する低電流ＩＧａ２を第１ゲート電極１０５ａに供給し、電流源１４２ａが生成する高電流ＩＧａ１を第２ゲート電極１０５ｂに供給すればよい。
また、上記半導体装置の構成は、本発明を具体的に説明するために例示するためのものであり、本発明に係る半導体装置は、上記構成の全てを必ずしも備える必要はない。言い換えると、本発明に係る半導体装置は、本発明の効果を実現できる最小限の構成のみを備えればよい。
例えば、図１Ａ、図１Ｂ、図６などにおいて、第１オーミック端子１０６ａ、第２オーミック端子１０６ｂ、第１ゲート端子１０７ａ及び第２ゲート端子１０７ｂを備えていなくてもよい。
また、上記実施の形態の説明に用いた図において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。また、上記で示した各構成要素の材料は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
本発明に係る半導体装置及びその制御方法は、消費電力の増加を抑制することができるという効果を奏する。
１０、１０ａ、１０ｂ、２０、２０ａ 半導体装置
１００、１００ａ、１００ｂ、３００ 半導体素子
１０１、３０１ 基板
１０２、３０２ 半導体層積層体
１０３ チャネル領域
１０４ａ 第１オーミック電極
１０４ｂ 第２オーミック電極
１０５ａ、３０４ａ 第１ゲート電極
１０５ｂ、３０４ｂ 第２ゲート電極
１０６ａ 第１オーミック端子
１０６ｂ 第２オーミック端子
１０７ａ 第１ゲート端子
１０７ｂ 第２ゲート端子
１０８ａ 第１コントロール層
１０８ｂ 第２コントロール層
１０９ａ、１０９ｂ、１０９ｃ 抵抗
１１０ａ 第１絶縁膜
１１０ｂ 第２絶縁膜
１２０、１４０、１５０ 制御部
１２１ａ、１２１ｂ、１２２ａ、１２２ｂ 電圧源
１２３ａ、１２３ｂ、１４３ａ、１４３ｂ スイッチ
１３０ 電源
１４１ａ、１４１ｂ、１４２ａ、１４２ｂ、１５１ａ、１５１ｂ 電流源
３０３ａ 第１電極
３０３ｂ 第２電極

Claims (10)

  1. 双方向に電流を流すことができる半導体素子を備える半導体装置であって、
    前記半導体素子は、
    基板と、
    前記基板上に形成され、チャネル領域を有する半導体層と、
    前記半導体層の上又は上方に、互いに離隔して形成された一対のオーミック電極と、
    前記半導体層の上又は上方に、前記一対のオーミック電極の間に形成された、前記一対のオーミック電極のそれぞれに対応する一対のゲート電極とを備え、
    前記半導体装置は、さらに、
    前記半導体素子を、前記一対のオーミック電極の間で前記チャネル領域を介して双方向に電流を流すことが可能な導通状態にする制御部を備え、
    前記制御部は、
    前記半導体素子が前記導通状態である場合、前記一対のオーミック電極のうち高電位側のオーミック電極を基準とした場合の電位であって、前記高電位側のオーミック電極に対応するゲート電極である高電位側ゲート電極の電位が、低電位側のオーミック電極を基準とした場合の電位であって、前記低電位側のオーミック電極に対応するゲート電極である低電位側ゲート電極の電位より低くなるように、前記高電位側ゲート電極に第１電気信号を供給し、かつ、前記低電位側ゲート電極に第２電気信号を供給する
    半導体装置。
  2. 前記制御部は、
    前記一対のゲート電極の閾値電圧以上の電圧である第１電圧を生成する第１電圧源と、
    前記第１電圧より高い第２電圧を生成する第２電圧源とを有し、
    前記制御部は、
    前記高電位側ゲート電極に前記第１電圧を前記第１電気信号として供給し、前記低電位側ゲート電極に前記第２電圧を前記第２電気信号として供給する
    請求項１記載の半導体装置。
  3. 前記制御部は、
    前記一対のゲート電極の閾値電圧以上の電圧を印加するための第１電流を生成する第１電流源と、
    前記第１電流より大きい第２電流を生成する第２電流源とを備え、
    前記制御部は、
    前記高電位側ゲート電極に前記第１電流を前記第１電気信号として供給し、前記低電位側ゲート電極に前記第２電流を前記第２電気信号として供給する
    請求項１記載の半導体装置。
  4. 前記制御部は、前記一対のゲート電極の閾値電圧以上の電圧を印加するための電流を、前記第１電気信号及び前記第２電気信号として前記一対のゲート電極に供給する
    請求項１記載の半導体装置。
  5. 前記一対のゲート電極の閾値電圧は、正である
    請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記半導体素子は、さらに、前記一対のゲート電極と前記半導体層との間に形成された、Ｐ型の導電性を有する一対のコントロール層を備える
    請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記一対のゲート電極は、前記半導体層とショットキー接合している
    請求項１〜５のいずれか１項に記載の半導体装置。
  8. 前記半導体素子は、さらに、前記一対のゲート電極と前記半導体層との間に形成された絶縁膜を備える
    請求項１〜５のいずれか１項に記載の半導体装置。
  9. 前記基板は、シリコン基板、サファイア基板、又は、炭化珪素基板である
    請求項１〜８のいずれか１項に記載の半導体装置。
  10. 双方向に電流を流すことができる半導体装置の制御方法であって、
    前記半導体装置は、
    基板と、
    前記基板上に形成され、チャネル領域を有する半導体層と、
    前記半導体層の上又は上方に、互いに離隔して形成された一対のオーミック電極と、
    前記半導体層の上又は上方に、前記一対のオーミック電極の間に形成された、前記一対のオーミック電極のそれぞれに対応する一対のゲート電極とを備え、
    前記半導体装置の制御方法は、
    前記一対のオーミック電極のうち高電位側のオーミック電極に対応するゲート電極である高電位側ゲート電極に第１電気信号を供給し、
    前記一対のオーミック電極のうち低電位側のオーミック電極に対応するゲート電極である低電位側ゲート電極に第２電気信号を供給し、
    前記第１電気信号及び前記第２電気信号の供給では、
    前記高電位側のオーミック電極を基準とした場合の前記高電位側ゲート電極の電位が、前記低電位側のオーミック電極を基準とした場合の前記低電位側ゲート電極の電位より低くなるように、前記第１電気信号及び前記第２電気信号を供給する
    半導体装置の制御方法。
JP2012548654A 2010-12-14 2011-12-13 半導体装置及びその制御方法 Active JP5654044B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012548654A JP5654044B2 (ja) 2010-12-14 2011-12-13 半導体装置及びその制御方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010278636 2010-12-14
JP2010278636 2010-12-14
JP2012548654A JP5654044B2 (ja) 2010-12-14 2011-12-13 半導体装置及びその制御方法
PCT/JP2011/006961 WO2012081237A1 (ja) 2010-12-14 2011-12-13 半導体装置及びその制御方法

Publications (2)

Publication Number Publication Date
JPWO2012081237A1 true JPWO2012081237A1 (ja) 2014-05-22
JP5654044B2 JP5654044B2 (ja) 2015-01-14

Family

ID=46244356

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012548654A Active JP5654044B2 (ja) 2010-12-14 2011-12-13 半導体装置及びその制御方法

Country Status (2)

Country Link
JP (1) JP5654044B2 (ja)
WO (1) WO2012081237A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276681B2 (en) 2016-02-29 2019-04-30 Infineon Technologies Austria Ag Double gate transistor device and method of operating
US10530360B2 (en) 2016-02-29 2020-01-07 Infineon Technologies Austria Ag Double gate transistor device and method of operating
JP7006547B2 (ja) * 2018-09-10 2022-01-24 三菱電機株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5726471A (en) * 1980-07-24 1982-02-12 Fujitsu Ltd Semiconductor device
CN101523614B (zh) * 2006-11-20 2011-04-20 松下电器产业株式会社 半导体装置及其驱动方法
JP2010004588A (ja) * 2008-06-18 2010-01-07 Panasonic Corp 双方向スイッチのゲート駆動方法およびそれを用いた電力変換装置
JP2010278333A (ja) * 2009-05-29 2010-12-09 Furukawa Electric Co Ltd:The 半導体装置およびその製造方法

Also Published As

Publication number Publication date
WO2012081237A1 (ja) 2012-06-21
JP5654044B2 (ja) 2015-01-14

Similar Documents

Publication Publication Date Title
JP6201422B2 (ja) 半導体装置
CN109427772B (zh) 用于衬底电位稳定化的具有无源电网络的双向开关
CN105247681B (zh) 增强型iii-氮化物器件
JP5130906B2 (ja) スイッチ装置
US8604512B2 (en) Bidirectional switch
CN102315272B (zh) 双向开关、交流二线式开关、开关电源电路以及双向开关的驱动方法
JP5767811B2 (ja) Ｉｉｉ族窒化物双方向スイッチ
JP5653326B2 (ja) 窒化物半導体装置
JP5575816B2 (ja) 複合型半導体装置
JP2008153748A (ja) 双方向スイッチ及び双方向スイッチの駆動方法
CN106024878B (zh) 具有集成到栅极结构中的rc网络的高电子迁移率晶体管
US20090072269A1 (en) Gallium nitride diodes and integrated components
JP2012212875A (ja) 低電圧デバイス保護付き高電圧複合半導体デバイス
US9165922B2 (en) Semiconductor device
CN112585751B (zh) 电阻元件及功率放大电路
WO2011117948A1 (ja) 双方向スイッチ素子及びそれを用いた双方向スイッチ回路
US9196686B2 (en) Diode circuit and DC to DC converter
JP5654044B2 (ja) 半導体装置及びその制御方法
CN107667422A (zh) 复合型半导体装置
US12439661B2 (en) Semiconductor device
JP5853187B2 (ja) スイッチ装置
CN105070752B (zh) 一种具有集成二极管的异质结器件
JP2008172035A (ja) ショットキーダイオード
US10128326B2 (en) Resistor having increasing resistance due to increasing voltage
WO2021039631A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140618

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20141008

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20141008

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141111

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141119

R150 Certificate of patent or registration of utility model

Ref document number: 5654044

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150