JPWO2012144147A1 - 縦型ゲート半導体装置およびその製造方法 - Google Patents

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Abstract

ドレイン領域（２）に達するトレンチ（６）に、トレンチ（６）の上部に凹部が残る状態でゲート電極（１２）を設ける。この凹部を充填するとともに、トレンチ（６）両側の基板表面において、トレンチ（６）端からの距離が離れるにつれて膜厚が増大する第１絶縁膜（１４）を設ける。第１絶縁膜（１４）を介した不純物導入により、第１および第２ソース領域（１５）、（１６）を自己整合的に形成する。第２絶縁膜成膜後のエッチングにより、ゲート電極（１２）上に埋込絶縁膜を形成するとともに基板表面を露出する。露出した基板表面からの不純物導入により、第２ソース領域（１６）と隣接するボディーコンタクト領域を自己整合的に形成する。

Description

本発明は縦型ゲート電極を有する縦型ゲート半導体装置およびその製造方法に関する。
近年、エレクトロニクス機器における低消費電力化、高機能化および動作速度の高速化の要求に伴って、それに付随する半導体装置も低消費電力化および動作速度の高速化が要求されている。この要求に対応するため、エレクトロニクス機器のＤＣ−ＤＣコンバータ等に使用されるパワーＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等の半導体装置でも、そのオン抵抗を小さくすることが必要になっている。
この種のパワー半導体装置では、半導体装置のゲート電極を半導体基板主面に対して垂直な方向（以下、縦方向という。）に配置する縦型ゲート構造が採用されている。例えば、縦型ゲートＭＯＳトランジスタでは、縦方向に配置されたゲート電極の上部にソース領域、ゲート電極の中間部にボディ領域、ゲート電極の底部にドレイン領域が、それぞれ対向して配置される。このような縦型ゲート半導体装置のオン抵抗をさらに小さくするためには、単位面積あたりに配置するユニットセルの密度を大きくすることが求められる。
上述の縦型ゲートＭＯＳトランジスタでは、ゲート電極に隣接する半導体基板の表面部にソース領域およびボディーコンタクト領域が形成される。さらに、半導体基板表面にソース領域およびボディーコンタクト領域に電気的に接続するソース電極が形成される。また、ゲート電極の上面には、ゲート電極とソース電極とを電気的に分離するための絶縁膜が形成される。この構造において、ゲート電極上の絶縁膜が半導体基板表面から突出した状態にあると、単位面積あたりに配置するユニットセルの密度をより大きくするために縦型ゲート電極を狭ピッチで配列した場合、絶縁膜が近接することにより凹部が構成される。凹部は、凹部に埋め込まれるソース電極中にボイドを発生させる等の問題を生じさせる。
この対策として、例えば、特許文献１では、並行して配置された複数の縦型ゲート電極を有する縦型ゲート半導体装置において、縦型ゲート電極上の絶縁膜の最上面とソース領域が存在するシリコン基板表面とを同一平面上（略同一平面状も含む）に形成する技術が提案されている。この技術では、縦型ゲート電極の最上面がシリコン基板表面より下方に後退させられた後、シリコン基板表面にソース領域が形成される。そして、縦型ゲート電極上方に絶縁膜が充填された後、マスクパターン（リソグラフィ技術）を使用してボディーコンタクト領域が形成される。
以下、図３０を参照しながら、特許文献１が開示する縦型ゲート半導体装置およびその製造方法について説明する。図３０は、従来の縦型ゲート半導体装置の断面構造を示す図である。
図３０に示すように、縦型ゲート半導体装置は、高濃度のＮ型シリコン基板１０１と、シリコン基板１０１上に設けられた、低濃度のＮ型エピタキシャル層からなるドレイン領域１０２とを有する。ドレイン領域１０２の表面部には、Ｐ型の不純物領域からなるボディー領域１０３が形成される。ボディー領域１０３が形成された基板に、ボディー領域１０３を貫通しドレイン領域１０２に到達する深さで、複数のトレンチ１０５が形成される。トレンチ１０５の内壁にはゲート絶縁膜１０６が形成される。
さらに、基板全面にポリシリコンが堆積された後、ドライエッチングが実施され、トレンチ１０５の内部にポリシリコンからなるゲート電極１０７が形成される。このとき、ゲート電極１０７の上面はトレンチ１０５の上端（基板表面）よりも下方に位置するように加工される。この状態で、第１導電型の不純物を斜めイオン注入することにより、露出したトレンチ１０５上部の側壁およびボディー領域１０３の表面部にソース領域１１２が形成される。その後、基板全面に絶縁膜を堆積して絶縁膜をエッチバックすることにより、ゲート電極１０７の上方でトレンチ１０５に埋め込まれた層間絶縁膜１１０が形成される。
続いて、隣接するトレンチ１０５の間に、ボディー領域１０３の表面部に形成されたソース領域１１２を分割するトレンチ１１１が形成される。トレンチ１１１は、マスクパターンを使用したリソグラフィ技術およびエッチング技術により形成される。トレンチ１１１の底部には、第２導電型のボディーコンタクト領域１１３が形成される。その後、導体膜からなるソース電極１１４が、ソース領域１１２およびボディーコンタクト領域１１３と電気的に接続する状態で形成される。
以上のような特許文献１の技術では、層間絶縁膜１１０の形成工程、ソース領域１１２およびボディーコンタクト領域１１３の形成工程において使用するマスク枚数が１枚になる。そのため、製造工程では１枚分のマスク合わせずれのみを考慮すればよく、マスク合わせマージンを小さくすることができる。すなわち、１枚のマスク使用によりボディーコンタクト領域１１３を形成できる範囲内であれば、可能な限りゲート電極ピッチをシュリンクすることができる。その結果、縦型ゲート半導体装置のオン抵抗を低減することができる。
特開２００５−２０９８０７号公報
しかしながら、特許文献１が開示する縦型ゲート半導体装置では、上記マスクを使用するリソグラフィを実施する設備の能力を超える微細なボディーコンタクト領域を形成することはできない。すなわち、更なる微細化要求により隣接するゲート電極間の間隔をさらに狭くする必要がある場合に、リソグラフィ解像限界以下の微細なボディーコンタクト領域を低コストで形成することは困難である。また、マスクを使用している以上、マスク合わせずれに対するマージンを確保する必要があり、ゲート電極ピッチの縮小には限界があった。さらに、ボディーコンタクト領域を形成するために、隣接するトレンチ間の表面部に形成されたソース領域を貫通してボディー領域に達するようなトレンチを形成する必要があった。
本発明は、マスク重ね合わせずれを考慮する必要がなく、狭ゲート電極間隔の場合でも安定してソース領域およびボディーコンタクト領域を形成できる、縦型ゲート半導体装置およびその製造方法を提供する。
本発明は、以下の技術的手段を採用している。すなわち、本発明に係る縦型ゲート半導体装置の製造方法では、まず、半導体基板の上に第１導電型のドレイン領域が形成される。次いで、ドレイン領域の上に、第１導電型とは反対導電型である第２導電型の第１ボディー領域が形成し、半導体基板とドレイン領域と第１ボディー領域とで基板を構成させる。続いて、第１ボディー領域を貫通してドレイン領域に達するトレンチを基板に形成する。トレンチが形成された後、トレンチの上部に凹部が残る状態で、トレンチ内にゲート電極を形成する。その後、凹部に形成されるとともに、トレンチ両側の基板表面において、トレンチ端からの距離が離れるにつれて膜厚が増大する部分を有する、第１絶縁膜を形成する。第１絶縁膜を介した不純物導入により、トレンチに沿って配置された第１導電型の第１ソース領域を形成する。なお、第１ソース領域は、トレンチと隣接するとともにゲート電極の上部と隣接する。第１ソース領域の形成後、第１絶縁膜をエッチバックして、トレンチ両側の基板表面、およびトレンチ側壁を露出させる。エッチバックされた第１絶縁膜を介した不純物導入により、第１ソース領域の上部に、トレンチに沿って配置された、第１導電型の第２ソース領域を形成する。第２ソース領域の形成後に、第１絶縁膜を被覆する第２絶縁膜を形成する。第１絶縁膜および第２絶縁膜により構成される積層絶縁膜をエッチングすることにより、ゲート電極上のトレンチ内に、積層絶縁膜の一部からなる埋込絶縁膜を形成するとともに、基板表面を露出させる。露出した基板表面から不純物を導入することにより、第１ボディー領域の上側に、第２ソース領域と隣接して、第２導電型の第２ボディー領域を形成する。その後、第２ソース領域と第２ボディー領域とを電気的に接続する導電膜を形成する。
この縦型ゲート半導体装置の製造方法では、リソグラフィ技術を使用することなく、ソース領域、第２ボディー領域を形成できる。そのため、マスク重ね合わせ用のマージンを確保する必要がなく、従来技術に比べてゲート電極ピッチをより小さくすることが可能になる。その結果、よりオン抵抗の小さい縦型ゲート半導体装置を実現することができる。なお、第１ソース領域は、エッチバック前の第１絶縁膜を介した不純物導入に代えて、エッチバックされた後の第１絶縁膜を介した不純物導入により、自己整合的に形成することもできる。
トレンチ内にゲート電極を形成する工程は、例えば、導電性ポリシリコン膜を形成する工程、導電性ポリシリコン膜上にキャップ絶縁膜を形成する工程を有する。さらに、キャップ絶縁膜および導電性ポリシリコン膜を加工することにより、キャップ絶縁膜に被覆された導電性ポリシリコン膜からなる配線およびゲート電極とを形成する工程を有する。これにより、第１ソース領域を形成する工程や第２ソース領域を形成する工程において、導電性ポリシリコンからなる配線に不純物が導入されることを抑制することができる。
また、上記製造方法において、第１絶縁膜の膜厚増大部分は、基板表面とのなす角度が３０°から６０°の傾斜を有する順テーパー形状であることが好ましい。これにより、トレンチの側壁近傍においては深く、トレンチ端から距離が離れるにつれて浅くなる構造を有するソース領域を良好に形成することができる。
また、積層絶縁膜の表面は、積層絶縁膜エッチング工程の前にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化することもできる。これにより、各トレンチ内に、埋込絶縁膜をより容易に形成することができる。また、その膜厚ばらつきも小さくすることができる。
また、積層絶縁膜のエッチングは、第２ボディー領域の形成予定領域上に形成された積層絶縁膜のエッチングレートが、ゲート電極上に形成された積層絶縁膜のエッチングレートよりも大きくなる条件で実施されることが好ましい。これにより、各トレンチ内に、埋込絶縁膜を比較的厚く形成することができ、絶縁耐圧の低下を抑制することができる。
また、第２ボディー領域の形成後、導電膜の形成前に、ゲート電極上に残存する積層絶縁膜の一部をエッチング除去し、トレンチ側壁に第２ソース領域を露出させる工程をさらに加えてもよい。これにより、ソース領域と導電膜との接触面積を増大させることができ、ソース領域に対するコンタクト抵抗の増大を抑制することができる。この場合、トレンチ側壁に第２ソース領域を露出させるエッチングは、第２ソース領域のトレンチ側壁の上端部が曲面に加工される条件で実施されることが好ましい。これにより、導電膜形成時に導電膜内にボイドが発生することを防止できる。
一方、他の観点では、本発明は縦型ゲート半導体装置を提供することもできる。すなわち、本発明に係る縦型ゲート半導体装置は、半導体基板の上に第１導電型のドレイン領域と、ドレイン領域の上に設けられた第２導電型の第１ボディー領域とを有する。第２導電型は、第１導電型と反対導電型である。半導体基板とドレイン領域と第１ボディー領域とから基板が構成される。また、縦型ゲート半導体装置は、第１ボディー領域を貫通してドレイン領域に達する状態で設けられたトレンチを有し、トレンチ内にゲート電極を有する。ゲート電極の上面はトレンチの上端より低い位置に位置する。また、縦型ゲート半導体装置は、第１ボディー領域の表面部に、ゲート電極の上部およびトレンチと隣接してトレンチに沿って設けられた、第１導電型の第１ソース領域を有する。第１ソース領域は、表面からトレンチの深さ方向の距離が増大するにつれてトレンチの側壁に垂直な方向の不純物領域幅が減少し、かつトレンチの側壁の上部に近づくにつれて不純物濃度が増大する状態で設けられている。また、第１導電型の第２ソース領域が、第１ソース領域の上部であり、かつ、トレンチに沿って設けられている。詳しくは、第２ソース領域は、第１ソース領域の上部であって、トレンチ両側の基板表面およびトレンチ側壁とを含む領域に設けられている。第２ソース領域は、第１ソース領域よりも高い不純物濃度を有する。第１ボディー領域の表面部には、第２導電型の第２ボディー領域が、第２ソース領域と隣接して第２ソース領域に沿って設けられている。第２ボディー領域は、第１ボディー領域よりも高い不純物濃度を有する。また、ゲート電極の上のトレンチ内には埋込絶縁膜が設けられ、さらに、第２ソース領域と第２ボディー領域とを電気的に接続する導電膜が設けられている。
埋込絶縁膜は、例えば、少なくとも下部に第２ソース領域と同一種の不純物を含み、少なくとも上部に第２ボディー領域と同一種の不純物を含む。
この縦型ゲート半導体装置は、リソグラフィ技術を使用することなく、ソース領域、第２ボディー領域を形成できる構造である。そのため、マスク重ね合わせ用のマージンを確保する必要がなく、従来技術に比べてゲート電極ピッチをより小さくすることが可能になる。その結果、よりオン抵抗の小さい縦型ゲート半導体装置を実現することができる。なお、上記縦型ゲート半導体装置では、ソース領域と第１ボディー領域との界面は、トレンチの側壁に対して傾斜した平面状に構成することができる。
本発明によれば、リソグラフィ技術を使用することなく、ソース領域である第１および第２ソース領域、並びにボディーコンタクト領域である第２ボディー領域を自己整合的に形成できるため、従来技術に比べてゲート電極ピッチをより小さくすることができる。その結果、よりオン抵抗の小さい縦型ゲート半導体装置を低コストで実現することが可能になる。
図１は、本発明の一実施形態における半導体装置を示す概略構成図である。 図２は、本発明の一実施形態における半導体装置の製造過程を示す断面図である。 図３は、本発明の一実施形態における半導体装置の製造過程を示す断面図である。 図４は、本発明の一実施形態における半導体装置の製造過程を示す断面図である。 図５は、本発明の一実施形態における半導体装置の製造過程を示す断面図である。 図６は、本発明の一実施形態における半導体装置の製造過程を示す断面図である。 図７は、本発明の一実施形態における半導体装置の製造過程を示す断面図である。 図８は、本発明の一実施形態における半導体装置の製造過程を示す断面図である。 図９は、本発明の一実施形態における半導体装置の製造過程を示す断面図である。 図１０は、本発明の一実施形態における半導体装置の製造過程を示す断面図である。 図１１は、本発明の一実施形態における半導体装置の製造過程を示す断面図である。 図１２は、本発明の一実施形態における半導体装置の製造過程を示す断面図である。 図１３は、本発明の一実施形態における半導体装置の製造過程を示す断面図である。 図１４は、本発明の一実施形態における半導体装置の製造過程を示す断面図である。 図１５は、本発明の一実施形態における半導体装置の製造過程を示す断面図である。 図１６は、本発明の一実施形態における半導体装置の製造過程を示す断面図である。 図１７は、本発明の一実施形態における半導体装置の製造過程を示す断面図である。 図１８は、本発明の一実施形態における半導体装置の製造過程を示す断面図である。 図１９は、本発明の一実施形態における半導体装置の製造過程を示す断面図である。 図２０は、本発明の一実施形態における半導体装置の変形例を示す断面図である。 図２１は、本発明の一実施形態における半導体装置の変形例を示す断面図である。 図２２は、本発明の一実施形態における半導体装置の変形例を示す断面図である。 図２３は、本発明の一実施形態における半導体装置の変形例を示す断面図である。 図２４は、本発明の一実施形態における半導体装置の変形例を示す断面図である。 図２５は、本発明の一実施形態における半導体装置の変形例を示す断面図である。 図２６は、本発明の一実施形態における半導体装置の変形例を示す断面図である。 図２７は、本発明の一実施形態における半導体装置の変形例を示す断面図である。 図２８は、本発明の一実施形態における半導体装置の変形例を示す断面図である。 図２９は、本発明の一実施形態における半導体装置の変形例を示す断面図である。 図３０は、従来の半導体装置を示す断面図である。
以下、本発明の一実施形態における半導体装置を、図面を参照しながらその製造方法とともに説明する。以下の実施形態では、Ｎチャネル型の縦型ゲートトランジスタにより本発明を具体化している。この事例では、本発明にいう第１導電型がＮ型であり、第２導電型がＰ型である。なお、Ｐチャネル型の縦型ゲートトランジスタに対しても、素子内の各不純物領域の導電型を反対にすることで、以下の説明が同様に適用できる。
図１は、本発明の半導体装置を示す概略図である。なお、図１では、ソース電極およびその上層の構造を省略している。また、図１は概略図であり、各部の寸法比はこれに限られるものではない。
図１に示すように、本実施形態の縦型ゲート半導体装置は、半導体基板であるＮ型シリコン基板１と、Ｎ型シリコン基板１上に設けられたＮ型エピタキシャルシリコン層からなるドレイン領域２を有する。ドレイン領域２の不純物濃度は、シリコン基板１の不純物濃度より低く設定されている。ドレイン領域２の上方には、比較的低濃度のＰ型不純物領域からなるボディー領域３（第１ボディー領域）が設けられる。
Ｎ型シリコン基板１、ドレイン領域２、ボディー領域３からなる基板の表面部には、ボディー領域３を貫通してドレイン領域２に達する複数のトレンチ６が、互いに平行に設けられている。ポリシリコンからなるゲート電極１２は、シリコン酸化膜からなるゲート絶縁膜８を介して各トレンチ６内に埋め込まれている。各ゲート電極１２の上面は、各トレンチ６の上端より低くなっている。なお、この例では、トレンチ６の幅は０．１８μｍ程度、深さは０．８μｍ程度であり、０．６μｍピッチで配列されている。
各トレンチ６に隣接する基板の表面部（ボディー領域３の表面部）には、Ｎ型不純物領域からなるソース領域１７が設けられている。ソース領域１７は、第１ソース領域１５および第２ソース領域１６から構成され、トレンチ６に沿って、かつゲート電極１２の上部およびトレンチ６と隣接する状態で配置されている。
第１ソース領域１５は、表面からトレンチ６の深さ方向の距離が増大するにつれてトレンチ６の側壁に垂直な方向の不純物領域幅が減少する構成になっており、ゲート電極１２の上部に隣接する深さにわたるまで設けられている。第２ソース領域１６は、第１ソース領域１５の上部に、トレンチ６に沿う状態で設けられている。第２ソース領域１６は、第１ソース領域１５よりも高い不純物濃度を有する。図１に示すように、第２ソース領域１６は、ゲート電極１２の上端よりも上方のトレンチ６の側壁に形成される。さらに具体的には、第２ソース領域１６は、トレンチ６上端から所定深さにわたる領域（以下、側壁上部という。）、および基板表面において、トレンチ６端から所定距離にわたる領域に露出している。以下では、第２ソース領域１６が形成される領域を、トレンチ６上端のコーナー部、と表現する。
また、ボディー領域３の表面部には、ソース領域１７（図１の例では第２ソース領域１６）と隣接し、かつソース領域１７に沿って、Ｐ型不純物領域からなるボディーコンタクト領域２１（第２ボディー領域）が設けられている。ボディーコンタクト領域２１は、ボディー領域３よりも高い不純物濃度を有しており、ボディー領域３と電気的に接続している。
なお、ソース領域１７およびボディーコンタクト領域２１は、その上面に形成された導電膜（図示省略）により電気的に接続されている。
例えば、ボディー領域３は、１．５×１０１７ｃｍ−３程度の不純物濃度を有し、トレンチ６の側壁に沿って形成されるチャンネル領域の閾値を制御することを目的として形成される。また、ボディーコンタクト領域２１は１．０×１０２０ｃｍ−３程度の不純物濃度を有し、導電膜とオーミックコンタクトを構成することを目的として形成される。第１ソース領域１５は２．０×１０２０ｃｍ−３程度の不純物濃度を有し、トランジスタのソース領域を構成している。また、第２ソース領域１６は１．０×１０２１ｃｍ−３程度の不純物濃度を有し、導電膜とオーミックコンタクトを構成することを目的として形成される。
ゲート電極１２の上側のトレンチ６内には埋込絶縁膜１９が設けられている。埋込絶縁膜１９は、ソース領域１７およびボディーコンタクト領域２１を接続する導電膜とゲート電極１２とを電気的に分離する機能を有する。本実施形態の縦型ゲート半導体装置では、埋込絶縁膜１９は、少なくとも下部に、第２ソース領域１６を構成するＮ型不純物と同一種の不純物を含む。また、埋込絶縁膜１９は、少なくとも上部にボディーコンタクト領域２１を構成するＰ型不純物と同一種の不純物を含む。
図２〜図１９は、上記構造を有する縦型ゲート半導体装置の形成過程を示す工程断面図である。図２〜図１９では、左方にトランジスタ形成領域を示し、右方に、ゲート引き出し配線等の配線が形成されるトランジスタ形成領域の周辺領域（トランジスタ非形成領域）を示している。また、図１と同様に、図２〜図１９は概略図であり、各部の寸法比はこれに限られるものではない。なお、以下では、最表面に薄膜を形成する場合、基板上に膜を形成する、と表現する。
図２に示すように、まず、Ｎ型シリコン基板１上に、エピタキシャル成長法によりＮ型エピタキシャルシリコン層が形成される。そして、エピタキシャルシリコン層の表面部にＰ型不純物を導入することにより、Ｎ型シリコン基板１上に、Ｎ型のドレイン領域２およびＰ型のボディー領域３が形成される。例えば、ドレイン領域２の厚さは１〜２０μｍとすることができ、ボディー領域３の厚さは０．５〜２μｍとすることができる。なお、ドレイン領域２およびボディー領域３は、それぞれがエピタキシャル成長により形成されてもよい。
次いで、ボディー領域３の表面に、熱酸化法により、５０〜５００ｎｍの膜厚を有するシリコン酸化膜４が形成される。シリコン酸化膜４上には、図３に示すように、公知のリソグラフィ技術により、以降の工程でトレンチ６が形成される領域に開口を有するレジストパターン５が形成される。そして、レジストパターン５をマスクとしたエッチングにより、図３に示すように、トレンチ６が形成される領域上のシリコン酸化膜４が除去される。
レジストパターン５が除去された後、図４に示すように、パターンニングされたシリコン酸化膜４をマスクとしたドライエッチングにより、ボディー領域３を貫通してドレイン領域２に到達する深さ０．５〜３μｍのトレンチ６が形成される。なお、トレンチ６の幅は０．１５〜０．５μｍとすることができ、ピッチは０．４〜１．５μｍとすることができる。
形成された各トレンチ６の内部表面には、図５に示すように、熱酸化により、１５〜１００ｎｍ程度の膜厚を有するシリコン酸化膜７が形成される。シリコン酸化膜７は、図６に示すように、ウエットエッチング等により除去される。このように、一旦形成したシリコン酸化膜７をその後に除去することにより、トレンチ６の内部表面の、ドライエッチングに起因するダメージを除去することができる。なお、シリコン酸化膜７を除去する際、基板表面のシリコン酸化膜４もエッチングされる。本実施形態では、シリコン酸化膜７のエッチング後にも、シリコン酸化膜４の一部は残存するように、シリコン酸化膜４の膜厚が設定される。
続いて、図７に示すように、各トレンチ６の内部表面に、８〜１００ｎｍの膜厚を有するゲート絶縁膜８が形成される。特に限定されないが、ここでは、ゲート絶縁膜８として、熱酸化法によりシリコン酸化膜を形成している。
その後、図８に示すように、ゲート電極材料となる２００〜８００ｎｍの導電性を有するポリシリコン膜９が全面に堆積される。ポリシリコン膜９には、導電性を付与したポリシリコン膜を使用することができる。例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたリン等の不純物を導入したドープトポリシリコン膜を形成できる。他には、ノンドープポリシリコン膜を成膜後、Ｎ型不純物のイオン注入およびアニールを実施することにより形成することもできる。
次いで、図９に示すように、ゲート引き出し配線等のポリシリコン配線形成領域を被覆するレジストパターン１１が形成される。レジストパターン１１をマスクとしたポリシリコン膜９のエッチングにより、図１０に示すように、シリコン酸化膜４上およびトレンチ６上部のポリシリコン膜９が除去される。このエッチングでは、トレンチ６内のポリシリコン膜の最上面が、シリコン酸化膜４の表面よりも１００〜５００ｎｍ下方に位置するようにポリシリコン膜９が除去される。これにより、トレンチ６の上部に凹部が残る状態で、トレンチ６内にゲート電極１２が形成される。同時に、トランジスタ非形成領域にポリシリコン配線１３が形成される。なお、ここでは、ポリシリコン配線１３はトレンチ６内のゲート電極１２に、例えば、トレンチ６の長手方向の端部で接続するゲート引き出し配線を構成している。
レジストパターン１１が除去された後、図１１に示すように、基板上に第１絶縁膜１４が形成される。第１絶縁膜１４は、ゲート電極１２上の凹部を充填するとともに、トレンチ６両側の基板表面において、トレンチ６端からの距離が離れるにつれて膜厚が増大する部分を有する。第１絶縁膜１４は、ゲート電極１２上の凹部に形成されていればよく、凹部が完全に満たされる必要はない。なお、第１絶縁膜１４の膜厚増大部分は、基板表面とのなす角度が３０°から６０°の傾斜を有する順テーパー形状であることがより好ましい。これは、以降の工程で形成される、トレンチ６の上部側壁近傍においては深く、トレンチ６上端から水平方向に距離が離れるにつれて浅くなる構造を有する第１ソース領域１５を良好に形成するためである。そのため、第１絶縁膜１４の膜厚増大部分は、基板表面とのなす角度が３０°より小さいと、隣接するトレンチ６間の中央部に比較的高濃度のｎ型不純物領域が形成されてしまうからである。また、第１絶縁膜１４の膜厚増大部分は、基板表面とのなす角度が６０°よりも大きいと、水平方向のソース領域幅が狭くなってソース電極とのコンタクト抵抗が増大するからである。
このような第１絶縁膜１４は、例えば、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−ＣＶＤ）法を使用して、基板に高周波電力を印加した状態で堆積することができる。ＨＤＰ−ＣＶＤによる成膜では、膜の堆積とスパッタエッチング（Ａｒスパッタリング）とが同時に進行する。また、このスパッタエッチングの効率は膜に対する粒子の入射角度に依存し、基板表面とのなす角度が５０°程度の傾斜面に対するエッチングレートが大きい。そして、このスパッタエッチングは、トレンチ６側壁のような垂直面（９０°）や基板表面の平坦面（０°）に対してはエッチングレートが小さくなる。その結果、図１１に示すような、順テーパー形状の膜厚増大部分を有する第１絶縁膜１４を良好に形成することができる。なお、第１絶縁膜１４の堆積時に導入する材料ガス流量、堆積時に印加する高周波電力等を調整することで、成膜中における膜の堆積とスパッタエッチングとの関係（強弱）を変更することも可能である。ただし、エッチング効率に上述の傾向があるため、傾斜面と基板表面とのなす角度は処理時間の増大とともに５０°に収束することになる。
また、ＨＤＰ−ＣＶＤによる成膜において、第１絶縁膜１４の膜厚を、ゲート電極１２上の凹部の深さ（基板表面からゲート電極表面までの距離）と同程度、もしくはトレンチ６の上端よりも下側になるような膜厚とすることができる。このようにすれば、傾斜面（膜厚増大部分の上面）を、トレンチ６の上端に接する状態にする、またはトレンチ６の上端近傍に配置された状態にすることができる。これにより、後述の工程において、第１ソース領域１５を良好に形成することができる。本実施形態では、ゲート電極１２上の凹部の深さが１００〜５００ｎｍ程度であるので、第１絶縁膜１４の膜厚は、１００〜５００ｎｍ程度にすればよい。特に限定されないが、本実施形態では、シリコン酸化膜を第１絶縁膜１４として堆積している。
続いて、図１２に示すように、以上のようにして形成された第１絶縁膜１４およびシリコン酸化膜４をマスクとしてＮ型の不純物を導入することにより、第１ソース領域１５が形成される。不純物の導入はイオン注入により行うことができる。イオン注入において、不純物は、基板に対して垂直に入射されることが好ましい。このとき、イオン注入の加速電圧は、第１絶縁膜１４の厚膜部および厚膜部下方のシリコン酸化膜４を不純物が貫通しない加速電圧であり、かつトレンチ６側壁近傍では、ゲート電極１２の上部と隣接する領域に不純物が導入される加速電圧を採用することが好ましい。第１絶縁膜１４の厚膜部とは、トレンチ６と隣接するトレンチ６の中間部分の平坦な基板表面に形成された第１絶縁膜１４において、トレンチ６の影響を受けることなく形成された部分を意味する。厚膜部の膜厚は、上面が半導体基板と平行な水平面になっている部分に堆積された第１絶縁膜１４の膜厚と概ね一致する。
一例として、ゲート電極１２の上面が基板表面から２５０ｎｍ下方に位置し、基板上に厚膜部の膜厚が１８０ｎｍの第１絶縁膜１４を堆積した事例について説明する。まず、Ｎ型不純物としてリンを使用して、第１絶縁膜１４を通じたイオン注入を行う。注入エネルギーを７０ＫｅＶ、注入ドーズ量を８．０×１０１５ｃｍ−２とした場合、シリコン酸化膜中のリンイオンの投影飛程Ｒｐは０．０６８８μｍであり、分散σは０．０２８３μｍである。すなわち、Ｒｐ＋３σ＝０．１５３７μｍであり、１８０ｎｍの膜厚を有する第１絶縁膜１４の厚膜部直下のボディー領域３にはリンイオンはほとんど到達できない。一方、第１絶縁膜１４の膜厚増大部では、膜厚が薄い部分ほどより多くのリンイオンが直下のボディー領域３に到達することになる。その結果、トレンチ６の側壁近傍においては深く、トレンチ６上端から水平方向の距離が離れるにつれて浅くなる構造を有する第１ソース領域１５が形成される。より厳密には、トレンチ６の側壁近傍の、第１絶縁膜１４の膜厚が極めて薄い部分では、第１ソース領域１５の深さ方向の不純物濃度プロファイルは、基板表面よりも下方にピークを有するガウス分布になる。ピーク深さは、不純物イオンのシリコン基板中の投影飛程に応じた深さである。また、トレンチ６上端から水平方向の距離が離れるにつれて第１絶縁膜１４が徐々に増大するため、第１ソース領域１５の深さ方向の不純物プロファイルはピーク位置深さが次第に浅くなるとともに、そのピーク濃度が小さくなる。つまり、基板表面では、トレンチ６上端から水平方向の距離が離れるにつれて、徐々に不純物濃度が低下する不純物濃度プロファイルになる。すなわち、第１ソース領域１５は、基板表面からトレンチ６の深さ方向の距離が増大するにつれてトレンチ６の側壁に垂直な方向の不純物領域幅が減少し、かつトレンチ６の側壁の上部に近づくにつれて不純物濃度が増大する形態になる。
また、この事例では、第１ソース領域１５とボディー領域３との界面は、トレンチ６の側壁に対して傾斜した平面状に構成される。なお、シリコン基板中に導入された不純物は活性化アニール時に拡散するため、活性化アニール後の不純物分布は厳密にはイオン注入直後の不純物分布と一致しない。ここでは、「トレンチ６の側壁に対して傾斜した平面状」は、第１ソース領域１５のイオン注入直後の不純物分布が、第１絶縁膜１４の、傾斜した平面状の膜厚増大部の形状を反映した不純物分布であることを意味する。
リンのイオン注入が完了すると、図１３に示すように、シリコン酸化膜４および第１絶縁膜１４から構成される積層膜をエッチバックしてトレンチ６上端のコーナー部を露出させる。このときのエッチバック量は、２０〜１００ｎｍ程度とすることができる。特に限定されないが、本実施形態では、当該エッチバック量は、シリコン酸化膜４および第１絶縁膜１４からなる積層膜厚の１／３程度となるようになされる。例えば、トレンチ６が幅０．１８μｍ、０．６μｍピッチで配列されて、シリコン酸化膜４および第１絶縁膜１４からなる積層膜の膜厚が２５０ｎｍの場合、エッチバック量は約８０ｎｍとなる。このとき基板表面におけるトレンチ６端から水平方向の露出幅は、０．１μｍ程度となる。なお、エッチバックには、ドライエッチングおよびウエットエッチングのいずれを用いてもよい。
次に、図１４に示すように、エッチバックされたシリコン酸化膜４および第１絶縁膜１４の積層膜をマスクとしてＮ型の不純物を導入することにより、第２ソース領域１６が形成される。不純物の導入はイオン注入により行うことができる。イオン注入において、不純物は、基板に対して垂直に入射されることが好ましい。ここでは、Ｎ型不純物として砒素を使用したイオン注入を行うことにより、第２ソース領域１６を形成する。注入エネルギーを５０ＫｅＶ、注入ドーズ量を８．０×１０１５ｃｍ−２としてイオン注入を実施した場合、シリコン基板中の砒素イオンの投影飛程および分散は、リンイオンよりも小さくなる。そのため、イオン注入によりボディー領域３に形成される第２ソース領域１６は、リンイオンのイオン注入により形成された第１ソース領域１５に包含される。また、基板表面が露出した領域では、シリコン酸化膜４や第１絶縁膜１４に阻害されることなく、基板中に不純物が導入される。その結果、砒素イオンの注入により、トレンチ６上端のコーナー部に、より高濃度の第２ソース領域１６を形成することができる。なお、第２ソース領域１６の底部には、露出した基板表面に対応する形状が現れることになるが、この例では、露出したトレンチ６の側壁を通じて導入された不純物等の影響がある。そのため、第２ソース領域１６は、図１４に示すように、表面からトレンチ６の深さ方向の距離が増大するにつれてトレンチ６の側壁に垂直な方向の不純物領域幅が減少する形状になる。
なお、以上のイオン注入において、トレンチ６内でゲート電極１２上に形成されている第１絶縁膜１４には、少なくとも、第２ソース領域１６を構成するＮ型不純物が導入されることになる。
以上のように、本実施形態では、リソグラフィ技術を使用することなく、ゲート電極１２の上部およびトレンチ６と隣接して、トレンチ６に沿って設けられたソース領域１７を形成することができる。すなわち、形状としては、表面からトレンチ６の深さ方向の距離が増大するにつれてトレンチ６の側壁に垂直な方向の不純物領域幅が減少する。そして、不純物濃度としては、トレンチ６の側壁の上部に近づくにつれて不純物濃度が増大する。以上のような第１ソース領域１５を自己整合的に形成することができる。また、第２のソース領域は、第１ソース領域１５の上部であって、トレンチ６端から所定距離にわたるトレンチ６両側の基板表面と、第１ソース領域１５の上部であって、トレンチ６上端から所定深さにわたるトレンチ６側壁とを含む領域に設けられている。以上のように、第１ソース領域１５よりも高い不純物濃度を有する第２ソース領域１６を自己整合的に形成することができる。
なお、後述するＰ型不純物の導入により、Ｐ型のボディーコンタクト領域が形成可能であれば、ソース領域１７の形成工程において形成される、隣り合う第１ソース領域１５は、隣接するトレンチ６間において、互いに分離していてもよく、また、互いに接触していてもよい。また、第２ソース領域は、エッチバックされた第１絶縁膜１４およびシリコン酸化膜４をマスクとした不純物導入により形成されるため、ボディーコンタクト領域が形成される領域に、高濃度のＮ型不純物領域が形成されることもない。
上述のようにして、第１ソース領域１５および第２ソース領域１６から構成されるソース領域１７が形成された後、図１５に示すように、基板上の凹凸を軽減する平坦化膜として機能する第２絶縁膜１８が基板上に堆積される。特に限定されないが、本実施形態では、膜厚が５００〜１５００ｎｍ程度のシリコン酸化膜を第２絶縁膜１８として堆積している。
続いて、図１６に示すように、ボディー領域３およびソース領域１７上の、第２絶縁膜１８、第１絶縁膜１４およびシリコン酸化膜４がドライエッチングにより除去される。エッチングは、トランジスタ非形成領域等のポリシリコン配線部分を被覆する第２絶縁膜１８上に、レジストパターンからなるエッチングマスクが配置された状態で実施される。エッチングにおいて、ゲート電極１２上に充填された第１絶縁膜１４および第２絶縁膜１８からなる積層絶縁膜は、トレンチ６の上端より下方に位置する状態にエッチングされる。ゲート電極１２上に充填された積層絶縁膜は、トレンチ６内でゲート電極１２の上方を充填する埋込絶縁膜１９になる。それに対し、レジストパターンで被覆された積層絶縁膜は、層間絶縁膜２０として基板上に残存する。また、レジストパターンが配置されていない半導体基板上の積層絶縁膜は除去され、基板表面が露出する。なお、レジストパターンは、基板上において、ポリシリコン配線部に限らず、層間絶縁膜２０を形成すべき領域を被覆するように配置すればよい。
また、上述のように、本実施形態では、ソース領域１７は第１絶縁膜１４を通じたイオン注入により形成される。したがって、積層絶縁膜のうち第１絶縁膜１４であるシリコン酸化膜にはＮ型不純物が含まれ、第２絶縁膜１８であるシリコン絶縁膜には、Ｎ型不純物は含まれない。また、図１５に示すように、トレンチ６間に形成された積層絶縁膜における第２絶縁膜１８の膜厚は、ゲート電極１２上に形成された積層絶縁膜における第２絶縁膜１８の膜厚に比べて相対的に薄くなる。このため、Ｎ型不純物を含む第１絶縁膜１４のエッチングレートが、Ｎ型不純物を含まない第２絶縁膜１８のエッチングレートよりも大きくなるドライエッチング条件を上記積層絶縁膜のドライエッチングに適用すると、トレンチ６間に形成された積層絶縁膜のエッチングレートを、ゲート電極１２上に形成された積層絶縁膜のエッチングレートよりも大きくすることができる。このようなドライエッチング条件を使用することにより、積層絶縁膜が同一のエッチングレートでエッチングされるドライエッチング条件に比べて、埋込絶縁膜１９の膜厚を厚くすることができる。すなわち、以降で埋込絶縁膜１９上に形成されるソース電極とゲート電極１２との間により厚い絶縁膜を介在させることができるため、埋込絶縁膜１９の膜厚減少に起因する絶縁耐圧の低下を抑制することができる。なお、本実施形態では、第１絶縁膜１４および第２絶縁膜１８はシリコン酸化膜からなり、第１絶縁膜１４にリンおよび砒素がイオン注入されている。そのため、シリコン酸化膜のドライエッチングにおいて、第１絶縁膜１４のエッチングレートは第２絶縁膜１８のエッチングレートよりも自然に大きくなる。例えば、シリコン酸化膜のエッチングに一般的に使用されるフッ素系ガスでは、第１絶縁膜１４のエッチングレートは第２絶縁膜１８のエッチングレートより５％程度大きくなる。また、弗酸を用いたウエットエッチングでは、第１絶縁膜１４のエッチングレートは第２絶縁膜１８のエッチングレートより２倍程度大きくなる。
また、第２絶縁膜１８の堆積後、かつ上記積層絶縁膜のエッチング前に、第２絶縁膜１８の表面を、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化してもよい。これにより、隣接するトレンチ６間に形成された積層絶縁膜における第２絶縁膜１８の膜厚を、ゲート電極１２上に形成された積層絶縁膜における第２絶縁膜１８の膜厚よりも、より小さくすることができる。その結果、各トレンチ６内に、より容易に埋込絶縁膜１９を形成することができる。また、ＣＭＰを適用することにより、ＣＭＰ後にエッチングすべき積層絶縁膜の膜厚が小さくなるため、より膜厚ばらつきが少ない状態で埋込絶縁膜１９を形成することが可能になる。
なお、図１６に示すように、埋込絶縁膜１９は、第１絶縁膜１４によってその下部および側部が構成されるとともに第２絶縁膜１８によってその上部が構成されている。層間絶縁膜２０は、第１絶縁膜１４によってその下部が構成されるとともに第２絶縁膜１８によってその上部が構成されている。しかしながら、以降の図面では、便宜上１つの絶縁膜として表示する。
埋込絶縁膜１９の形成が完了すると、図１７に示すように、露出した基板表面からＰ型不純物を導入することにより、ボディーコンタクト領域２１が形成される。不純物の導入は基板全面に対するイオン注入により行うことができる。イオン注入では、不純物は基板に対して垂直に入射されることが好ましい。イオン注入は、ソース領域１７のトレンチ６近傍における不純物極性が反転することのない注入ドーズ量で実施される。これにより、ボディー領域３の上側に、ソース領域１７と隣接して、Ｐ型のボディーコンタクト領域２１が自己整合的に形成される。なお、イオン注入において、トレンチ６内でゲート電極１２上に形成されている埋込絶縁膜１９の少なくとも上部には、ボディーコンタクト領域２１を構成するＰ型不純物が導入されることになる。
例えば、ソース領域１７が、上述のイオン注入条件でのイオン注入により形成され、第２導電型の不純物としてボロンを使用するときは、注入エネルギーを１０ＫｅＶ、注入ドーズ量４．０×１０１５ｃｍ−２としてボディーコンタクト領域２１を形成することができる。
以上のようにして、ボディーコンタクト領域２１の形成が完了すると、ソース領域１７とボディーコンタクト領域２１とを電気的に接続する導電膜（ソース電極）が形成される。特に限定されないが、本実施形態では、当該導電膜は、チタン膜（Ｔｉ）および窒化チタン膜（ＴｉＮ）等からなるバリアメタル膜２２とアルミニウム膜からなる金属膜２３との積層膜により構成されている。
まず、図１８に示すように、ボディーコンタクト領域２１が形成された基板上に、スパッタリング法等により、２０〜１５０ｎｍ程度の膜厚を有するバリアメタル膜２２が形成される。そして、図１９に示すように、バリアメタル膜２２上に、スパッタリング法等により、１０００〜５０００ｎｍ程度の膜厚を有する金属膜２３が形成される。バリアメタル膜２２および金属膜２３にリソグラフィ技術およびエッチング技術を適用することにより、所望形状の導電体パターンが形成され、縦型ゲートトランジスタが完成する。
以上のように、本実施形態の縦型ゲート半導体装置は、リソグラフィ技術を使用することなく、第１ソース領域１５および第２ソース領域１６から構成されるソース領域１７並びにボディーコンタクト領域２１を形成することができる。そのため、マスク重ね合わせ用のマージンを確保する必要がなく、リソグラフィ設備の能力とも無関係に、微細なボディーコンタクト領域を形成することができる。すなわち、従来技術に比べてゲート電極ピッチをより小さくすることが可能になる。また、ゲート電極ピッチをより小さくする場合、ソース領域とソース電極との間のコンタクト抵抗が上昇する可能性があるが、本実施形態では、トレンチ上端のコーナー部に高濃度の第２ソース領域を配置することができる。そのため、コンタクト抵抗の上昇を抑制することができる。その結果、従来に比べてオン抵抗の小さい縦型ゲート半導体装置を低コストで実現することができる。
なお、図３０の従来の縦型ゲート半導体装置では、マスクを使用することなく全面イオン注入によりソース領域を形成している。そのため、トレンチ１０５が形成されたトランジスタ形成領域の外周部のシリコン基板表面部にもソース領域１１２を構成する不純物が注入される場合も想定される。この場合、トランジスタ形成領域の外周部には、不純物領域をソース領域とし、ボディー領域１０３およびドレイン領域１０２を含む寄生バイポーラトランジスタが形成される。この寄生バイポーラトランジスタが動作することによってデバイス破壊が発生することもある。
これに対し、本実施形態の縦型ゲート半導体装置では、図１１に示すように、ソース領域１７を形成するためのＮ型イオン注入工程において、第１絶縁膜１４が基板全面を被覆している。そのため、トランジスタ形成領域の外周部にはＮ型不純物が導入されない。また、仮に導入されたとしても低濃度の不純物領域しか形成されないため、後述のＰ型不純物の全面注入により、低濃度のＮ型不純物領域は、Ｐ型不純物領域に反転する。したがって、本実施形態の縦型ゲート半導体装置では、トランジスタ形成領域の外周部の半導体基板表面部にＮ型不純物領域が形成される場合はなく、寄生バイポーラトランジスタが形成されることもない。その結果、従来の縦型ゲート半導体装置のような、寄生バイポーラトランジスタの動作に起因するデバイス破壊が発生する可能性を低減することができる。
なお、上記実施形態では、エッチバック前の第１絶縁膜１４を介した不純物導入により第１ソース領域１５を形成し、エッチバック後の第１絶縁膜１４を介した不純物導入により第２ソース領域１６を形成した。この構成では、第１ソース領域１５の水平方向の広がり（ボディーコンタクト領域２１が形成される領域への広がり）を抑制しつつ、トレンチ６上端のコーナー部に高濃度の第２ソース領域１６を形成できるため、特に好ましいといえる。
しかしながら、第１ソース領域１５は、エッチバック前の第１絶縁膜１４を介した不純物導入に代えて、エッチバック後の第１絶縁膜１４を介した不純物導入により自己整合的に形成することも可能である。この場合、第１ソース領域１５および第２ソース領域１６は、いずれも、エッチバック後の第１絶縁膜１４を介した不純物導入により形成されることになり、第１ソース領域１５の一部も露出した基板表面を通じて基板中に導入される。この場合、第１絶縁膜１４の膜厚増大部分の膜厚が薄くなるため、エッチバック前の第１絶縁膜１４を介した不純物導入に比べて、第１ソース領域１５の水平方向の広がりは大きくなる。ボディーコンタクト領域２１が形成される領域へのＮ型不純物の広がりが許容できる範囲内であれば、上述の構成と同様の作用効果を得ることができる。
なお、第１ソース領域１５および第２ソース領域１６を、エッチバック後の第１絶縁膜１４を介した不純物導入により形成する場合、第１絶縁膜１４の成膜と、第１絶縁膜１４およびシリコン酸化膜４の積層膜に対するエッチバックとの工程順は連続することになる。そのため、同一の装置において、第１絶縁膜１４の成膜と、第１絶縁膜１４およびシリコン酸化膜４の積層膜に対するエッチバックとを実施すれば、実質的に、工程数を削減することも可能である。
ところで、以上説明した構成では、第１絶縁膜１４およびシリコン酸化膜４の積層膜に対するエッチバックの工程（図１３）において、ゲート引き出し配線等を構成するポリシリコン配線１３上に残存する第１絶縁膜１４の膜厚が薄くなる場合がある。この場合、第２ソース領域１６を形成するための不純物導入工程において、ポリシリコン配線１３に当該不純物が導入される可能性がある。ポリシリコン配線１３にこのような不純物が導入されると、ポリシリコン配線１３のシート抵抗値が変動し、縦型ゲート半導体装置を構成する各ユニットセルの動作ばらつきや、製造された縦型ゲート半導体装置に特性ばらつきが発生する可能性がある。また、このようなポリシリコン配線１３への不純物導入は、第１ソース領域１５を形成するためのイオン注入において注入加速電圧を高めた場合にも発生し得る。
そこで、以下のような工程を採用することもできる。すなわち、図８に示す工程において、ゲート電極材料である、２００〜８００ｎｍの導電性を有するポリシリコン膜９が基板上に堆積された後、図２０に示すように、５０〜２００ｎｍのキャップ絶縁膜１０が基板上に堆積される。特に限定されないが、ここでは、キャップ絶縁膜１０として、以降で上層に積層される第１絶縁膜と同一の材質であるシリコン酸化膜を使用している。
次いで、図２１に示すように、ゲート引き出し配線等のポリシリコン配線形成領域を被覆するレジストパターン１１が形成され、レジストパターン１１をマスクとしたキャップ絶縁膜１０のエッチングが行われる。続いて、レジストパターン１１を除去した後、パターニングされたキャップ絶縁膜１０をマスクとしてポリシリコン膜９のエッチングが実施される。これにより、図２２に示すように、シリコン酸化膜４上およびトレンチ６上部のポリシリコン膜９が除去されて、トレンチ６内にゲート電極１２が形成される。それと同時に、トランジスタ非形成領域に、上層にキャップ絶縁膜１０が形成されたポリシリコン配線１３が形成される。ポリシリコン配線１３が形成された後、図２３に示すように、基板上に、上述した第１絶縁膜１４が形成される。
この構成では、ポリシリコン配線１３は、キャップ絶縁膜１０および第１絶縁膜１４からなる厚い積層膜によって被覆される。したがって、その後に実施される第１ソース領域１５を形成するためのイオン注入（図２４）や、第１絶縁膜１４およびシリコン酸化膜４のエッチバック（図２５）後に実施される第２ソース領域１６を形成するためのイオン注入（図２６）において注入加速電圧を高くした場合でも、Ｎ型不純物がポリシリコン配線１３に導入されることはない。したがって、縦型ゲート半導体装置の動作ばらつきや特性ばらつきの発生を抑制することができる。加えて、ポリシリコン膜９が、例えば、ノンドープポリシリコン膜を成膜後、Ｎ型不純物のイオン注入およびアニールを実施することにより導電性を付与したポリシリコン膜である場合には、キャップ絶縁膜１０を設けることにより、アニール時に、ポリシリコン膜９からの不純物の外方拡散を防止することもできる。なお、キャップ絶縁膜１０の膜厚は、以上の効果が得られる範囲において適宜設定することができる。
一方、上述の実施形態における、第１絶縁膜１４、第２絶縁膜１８およびシリコン酸化膜４のエッチング工程（図１６）において、ゲート電極１２上に充填された第１絶縁膜１４および第２絶縁膜１８からなる積層絶縁膜は、その上面がトレンチ６の上端（基板表面）と実質的に一致する状態にエッチングされてもよい。この場合、図２７に示すように、トレンチ６内でゲート電極１２の上方を充填する埋込絶縁膜１９の上面がトレンチ６の上端と実質的に一致することになる。
この場合、図２８に示すように、ボディーコンタクト領域２１の形成工程において、トレンチ６の側壁が露出していないため、当該側壁からソース領域１７へのＰ型不純物の導入が抑制される。すなわち、ソース抵抗の増大を防止することができる。
また、この構成ではソース領域１７とバリアメタル膜２２とは、ソース領域１７の上面のみで接触することになるため、ボディーコンタクト領域２１の形成後、かつバリアメタル膜２２の形成前に、全面ドライエッチングを実施することが好ましい。全面エッチングでは、図２９に示すように、埋込絶縁膜１９の一部をエッチバックしてトレンチ６の側壁を構成するソース領域１７を露出させる。これにより、ソース領域１７とバリアメタル膜２２との接触面積を増大させることができ、ソース領域１７に対するコンタクト抵抗の増大を抑制することができる。なお、埋込絶縁膜１９のエッチング量は、例えば、第１絶縁膜１４の膜厚より小さい５０〜３００ｎｍとすることができる。また、特に限定されないが、層間絶縁膜２０の膜減りを防止する観点では、層間絶縁膜２０上にレジストパターンを形成した状態で当該エッチングを実施してもよい。
また、トレンチ６の側壁に第１ソース領域１５を露出させるドライエッチングは、図２９に示すように、ソース領域１７のトレンチ６側壁上端部が曲面に加工される条件で実施されることが好ましい。このような曲面は、例えば、埋込絶縁膜１９のエッチングレートに比べて、シリコン（エピタキシャルシリコン層）のエッチングレートが大きくなるエッチング条件（例えば、埋込絶縁膜１９のエッチングレートがシリコンのエッチングレートの２〜５倍程度）を採用することにより実現可能である。もしくは、全面ドライエッチングの最後に、Ａｒ等の不活性ガスを導入してスパッタエッチングを実施すればよい。これにより、埋込絶縁膜１９直上に構成される凹部が金属膜２３等により埋め込まれやすくなる。以降のバリアメタル膜および金属膜の形成は、上述のとおりである。なお、トレンチ６側壁上端部の曲面加工は、図１６に示す、埋込絶縁膜１９を形成するためのエッチング工程に適用されてもよい。
なお、上述した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の技術的思想を逸脱しない範囲において、種々の変形および応用が可能である。例えば、ゲート電極１２の材料としてポリシリコン膜を使用しているが、アモルファスシリコン等の他の導電性材料を使用することもできる。同様に、シリコン酸化膜４、キャップ絶縁膜１０、第１絶縁膜１４、第２絶縁膜１８、バリアメタル膜２２および金属膜２３の材質も、上述の材質に限定されるものではなく適宜変更可能である。さらに、上記実施形態において説明したプロセスは、本発明の効果を奏する範囲において等価な公知プロセスに置換可能である。
また、本発明では複数のトレンチ６が、互いに平行に配置された縦型ゲート電極を有する縦型ゲート半導体装置で記載しているが、トレンチが互いに交差する、格子状および千鳥格子状に配置された縦型ゲート電極を有する縦型ゲート半導体装置でも適用可能である。
本発明は、狭ゲート電極間隔の場合でも安定してソース領域およびボディーコンタクト領域を形成できるという効果を有し、縦型ゲート半導体装置およびその製造方法として有用である。
１，１０１ シリコン基板（半導体基板）
２，１０２ ドレイン領域
３，１０３ ボディー領域（第１ボディー領域）
４ シリコン酸化膜
５ レジストパターン
６，１０５，１１１ トレンチ
７ シリコン酸化膜
８，１０６ ゲート絶縁膜
９ ポリシリコン膜
１０ キャップ絶縁膜
１１ レジストパターン
１２，１０７ ゲート電極
１３ ポリシリコン配線
１４ 第１絶縁膜
１５ 第１ソース領域
１６ 第２ソース領域
１７，１１２ ソース領域
１８ 第２絶縁膜
１９ 埋込絶縁膜
２０，１１０ 層間絶縁膜
２１，１１３ ボディーコンタクト領域（第２ボディー領域）
２２ バリアメタル膜
２３ 金属膜（導電膜）
１１４ ソース電極

Claims (14)

  1. 縦型ゲート半導体装置の製造方法であって、
    半導体基板の上に第１導電型のドレイン領域を形成する第１の工程と、
    前記ドレイン領域の上に、前記第１導電型とは反対導電型である第２導電型の第１ボディー領域を形成し、前記半導体基板と前記ドレイン領域と前記第１ボディー領域とで基板を構成させる第２の工程と、
    前記第１ボディー領域を貫通して前記ドレイン領域に達するトレンチを前記基板に形成する第３の工程と、
    前記第３の工程の後に、前記トレンチの上部に凹部が残る状態で、前記トレンチ内にゲート電極を形成する第４の工程と、
    前記第４の工程の後に、前記凹部に形成されるとともに、前記トレンチ両側の前記基板表面において、前記トレンチ端からの距離が離れるにつれて膜厚が増大する部分を有する、第１絶縁膜を形成する第５の工程と、
    前記第５の工程の後に、前記第１絶縁膜を介した不純物導入により、前記トレンチに沿って配置された、前記トレンチと隣接するとともに前記ゲート電極の上部と隣接する、第１導電型の第１ソース領域を形成する第６の工程と、
    前記第６の工程の後に、前記第１絶縁膜をエッチバックして、前記トレンチ両側の前記基板表面、および前記トレンチ側壁を露出させる第７の工程と、
    前記第７の工程の後に、エッチバックされた前記第１絶縁膜を介した不純物導入により、前記第１ソース領域の上部に、前記トレンチに沿って配置された、第１導電型の第２ソース領域を形成する第８の工程と、
    前記第８の工程の後に、前記第１絶縁膜を被覆する第２絶縁膜を形成する第９の工程と、
    前記第１絶縁膜および前記第２絶縁膜により構成される積層絶縁膜をエッチングすることにより、前記ゲート電極上の前記トレンチ内に、前記積層絶縁膜の一部からなる埋込絶縁膜を形成するとともに、前記基板表面を露出させる第１０の工程と、
    前記露出した前記基板表面から不純物を導入することにより、前記第１ボディー領域の上側に、前記第２ソース領域と隣接して、第２導電型の第２ボディー領域を形成する第１１の工程と、
    前記第２ソース領域と前記第２ボディー領域とを電気的に接続する導電膜を形成する第１２の工程と、
    を有する縦型ゲート半導体装置の製造方法。
  2. 前記第４の工程が、
    導電性ポリシリコン膜を形成する工程と、
    前記導電性ポリシリコン膜上にキャップ絶縁膜を形成する工程と、
    前記キャップ絶縁膜および前記導電性ポリシリコン膜を加工することにより、前記キャップ絶縁膜に被覆された導電性ポリシリコン膜からなる配線および前記ゲート電極とを形成する工程と、
    を有する請求項１に記載の縦型ゲート半導体装置の製造方法。
  3. 前記第１絶縁膜の膜厚増大部分は、前記基板表面とのなす角度が３０°から６０°の傾斜を有する順テーパー形状である、請求項２に記載の縦型ゲート半導体装置の製造方法。
  4. 前記第６の工程において、前記第１絶縁膜は基板全面に形成され、
    前記第１ソース領域を形成する不純物導入がイオン注入によってなされる、請求項３に記載の縦型ゲート半導体装置の製造方法。
  5. 前記第７の工程において、前記第１絶縁膜のエッチバックが、ドライエッチングまたはウエットエッチングによりなされる、請求項４に記載の縦型ゲート半導体装置の製造方法。
  6. 前記第８の工程において、前記第２ソース領域を形成する不純物導入がイオン注入によってなされる、請求項５に記載の縦型ゲート半導体装置の製造方法。
  7. 前記第９の工程と前記第１０の工程との間に、ＣＭＰにより前記積層絶縁膜の表面を平坦化する工程をさらに有する、請求項６に記載の縦型ゲート半導体装置の製造方法。
  8. 前記第１０の工程において、前記エッチングは、前記第２ボディー領域の形成予定領域上に形成された前記積層絶縁膜のエッチングレートが、前記ゲート電極上に形成された前記積層絶縁膜のエッチングレートよりも大きくなる条件で実施される、請求項７に記載の縦型ゲート半導体装置の製造方法。
  9. 前記第１１の工程において、前記第２ボディー領域を形成する不純物導入がイオン注入によってなされる、請求項８に記載の縦型ゲート半導体装置の製造方法。
  10. 前記第１１の工程と前記第１２の工程との間に、前記ゲート電極上に残存する前記積層絶縁膜の一部をエッチング除去し、トレンチ側壁に前記第２ソース領域を露出させる工程をさらに有する、請求項９に記載の縦型ゲート半導体装置の製造方法。
  11. 前記トレンチ側壁に前記第２ソース領域を露出させる工程のエッチングが、前記第２ソース領域のトレンチ側壁の上端部が曲面に加工される条件で実施される、請求項１０に記載の縦型ゲート半導体装置の製造方法。
  12. 半導体基板の上に設けられた第１導電型のドレイン領域と、
    前記ドレイン領域の上に設けられた、前記第１導電型とは反対導電型である第２導電型の第１ボディー領域と、
    前記半導体基板と前記ドレイン領域と前記第１ボディー領域とからなる基板と、
    前記第１ボディー領域を貫通して前記ドレイン領域に達する状態で設けられたトレンチと、
    前記トレンチ内に、トレンチの上端より低い位置に上面が位置する状態で設けられたゲート電極と、
    前記第１ボディー領域の表面部に、前記ゲート電極の上部および前記トレンチと隣接して前記トレンチに沿って設けられた、表面から前記トレンチの深さ方向の距離が増大するにつれて前記トレンチの側壁に垂直な方向の不純物領域幅が減少し、かつ前記トレンチの側壁の上部に近づくにつれて不純物濃度が増大する、第１導電型の第１ソース領域と、
    前記第１ソース領域の上部であって、前記トレンチ両側の前記基板表面および前記トレンチ側壁を含む領域に、前記トレンチに沿って配置された、前記第１ソース領域よりも高い不純物濃度を有する、第１導電型の第２ソース領域と、
    前記第１ボディー領域の表面部に、前記第２ソース領域と隣接して前記第２ソース領域に沿って設けられた、前記第１ボディー領域よりも高い不純物濃度を有する、第２導電型の第２ボディー領域と、
    前記ゲート電極の上の前記トレンチ内に設けられた埋込絶縁膜と、
    前記第２ソース領域と前記第２ボディー領域とを電気的に接続する導電膜と、
    を有する縦型ゲート半導体装置。
  13. 前記埋込絶縁膜は、少なくとも下部に前記第２ソース領域と同一種の不純物を含み、少なくとも上部に前記第２ボディー領域と同一種の不純物を含む、請求項１２に記載の縦型ゲート半導体装置。
  14. 前記第１ソース領域と前記第１ボディー領域との界面が、前記トレンチの側壁に対して傾斜した平面状に構成される、請求項１３に記載の縦型ゲート半導体装置。
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