KR0149112B1

KR0149112B1 - 비휘발성 반도체 메모리 장치의 소거 및 검증 방법

Info

Publication number: KR0149112B1
Application number: KR1019950008353A
Authority: KR
Inventors: 데쯔야 오쯔끼
Original assignee: 가네꼬 히사시; 닛본덴기 가부시끼가이샤
Priority date: 1994-04-11
Filing date: 1995-04-11
Publication date: 1998-12-01
Anticipated expiration: 2015-04-11
Also published as: GB9507552D0; JPH07282592A; US5668759A; JP2707970B2; GB2288895A

Abstract

본 발명은 메모리 셀을 포함하는 비휘발성 반도체 메모리 장치에서 소정수의 메모리 셀을 동시에 소거시키는 것을 목적으로 한다. 메모리 셀 중 적어도 하나가 과소거, 즉 디플리션 상태일 때에만 모든 메모리 셀에 대해 임계 전압 복구 동작을 행하여 과소거된 메모리 셀을 교체하고 임계 전압의 편이를 감소시킨다.

Description

비휘발성 반도체 메모리 장치의 소거 및 검증 방법

제1도는 비휘발성 메모리 셀의 한 예를 도시한 단면도.

제2a도, 제2b도 및 제2c도는 제1도의 비휘발성 메모리 셀의 동작을 도시한 단면도.

제3도는 제1종래 기술의 소거 및 검증 방법이 적용되는 비휘발성 반도체 메모리 장치를 도시한 블럭 회로도.

제4도는 제3도의 소스 회로의 회로도.

제5도는 제3도의 어드레스 디코더의 회로도.

제6도는 제3도의 어드레스 버퍼의 회로도.

제7도는 제3도의 어드레스 스위칭 회로의 회로도.

제8도는 제3도의 기입 증폭기의 회로도.

제9도는 제3도의 감지 증폭기의 회로도.

제10도는 제3도의 전압 발생 회로의 회로도.

제11a도 및 제11b도는 제1종래 기술의 소거 및 검증 방법의 원리를 도시한 그래프.

제12도는 제1종래 기술의 소거 및 검증 방법을 실행하기 위한 제3도의 제어회로의 동작을 도시한 플로우차트.

제13도는 제1종래 기술의 소거 및 검증 방법의 문제점을 도시한 그래프.

제14도는 디플리션 상태의 메모리 셀이 존재하는 기입 동작의 오기능을 도시한 회로도.

제15도는 디플리션 상태의 메모리 셀이 존재하는 판독 동작의 오기능을 도시한 회로도.

제16a도 및 제16b도는 제2종래 기술의 소거 및 검증 방법의 원리를 도시한 그래프.

제17도는 임계 전압 복구 동작을 나타내는 단면도.

제18a도 및 제18b도는 다른 임계 전압 복구 동작을 나타내는 단면도.

제19도는 제2종래 기술의 소거 및 검증 방법 및 본 발명의 실시예가 적용되는 비휘발성 반도체 메모리 장치를 도시한 블럭 회로도.

제20a도는 제19도의 행 어드레스 디코더의 회로도.

제20b도는 제19도의 열 어드레스 디코더의 회로도.

제21도는 제19도의 전압 발생 회로의 회로도.

제22도는 제2종래 기술의 소거 및 검증 방법을 실시하기 위한 제19도의 제어 회로의 동작을 도시한 플로우차트.

제23a도는 제20a도의 변형 회로도.

제23b도는 제20b도의 변형 회로도.

제24a도 및 제24b도는 본 발명에 따른 소거 및 검증 방법의 제1실시예를 실시하기 위한 제19도의 제어 회로의 동작을 도시한 플로우차트.

제25a도 및 제25b도는 본 발명에 따른 소거 및 검증 방법의 제2실시예를 실시하기 위한 제19도의 제어 회로의 동작을 도시한 플로우차트.

제26a도 및 제26b도는 본 발명에 따른 소거 및 검증 방법의 제3실시예를 실시하기 위한 제19도의 제어 회로의 동작을 도시한 플로우차트.

제27a도 및 제27b도는 본 발명에 따른 소거 및 검증 방법의 제4실시예를 실시하기 위한 제19도의 제어 회로의 동작을 도시한 플로우차트.

제28a도 및 제28b도는 본 발명에 따른 소거 및 검증 방법의 제5실시예를 실시하기 위한 제19도의 제어 회로의 동작을 도시한 플로우차트.

* 도면의 주요부분에 대한 부호의 설명

2 : 소스 회로 3 : 행 어드레스 디코더

4 : 행 어드레스 버퍼 6 : 열 어드레스 디코더

7 : 열 어드레스 버퍼 8 : 행 어드레스 스위칭 회로

9 : 열 어드레스 스위칭 회로 10 : WA(기입 증폭기)

11 : SA(감지 증폭기) 12 : 제어 회로

13 : 발생기

본 발명은 비휘발성 반도체 메모리 장치를 소거하고 검증하는 방법에 관한 것이다.

비휘발성 반도체 메모리 장치에 있어서 상기 장치가 인쇄 회로 기판 상에 장착된 후 전기 기입 동작이 수행될 수 있다. 이러한 장치의 전형적인 예로서는 플래시 메모리 장치가 있는데, 이것의 장점은 백업 배터리 없이 데이타를 저장할 수 있고 고도로 집적화되어 있다는 것이다.

플래시 메모리 장치용 소거 및 검증 방법의 제1종래 기술에 있어서, 플래시 소거 동작 후에 임계 전압의 편이를 억제하기 위해서는 소거 동작 전에 메모리 셀에서 기입 동작이 행해진다. 이것은 후에 상세히 설명된다.

그러나, 제1종래 기술의 소거 및 검증 방법에 있어서, 소정의 메모리 셀이 과소거되어, 즉 디플리션 상태가 되는 경우에, 이 과소거를 보상하는 것이 불가능하다. 디플리션 상태의 메모리 셀이 기입/판독 동작의 오기능을 초래한다는 것을 알 수 있다.

제2종래 기술의 소거 및 검증 방법에 있어서, 플래시 동작 후에 플래시 과소거 동작이 모든 메모리 셀에서 실행되므로, 모든 셀이 디플리션형으로 된다. 그때, 기입 동작의 한 종류인 임계 전압 복구 동작이 메모리 셀에서 실행되어 디플리션 상태의 메모리 셀의 발생을 막을 뿐만 아니라 임계 전압의 편이를 억압한다. [케이. 오야마(K. Oyama) 등의 IEDM Technical Digest(1992), 607-610 페이지에 게재된 64Mb 이상의 용량을 갖는 3.3V 플래시 메모리를 위한 새로운 소거 기술(A Novel Erasing Technology for 3.3V Flash Memory with 64 Mb Capacity and Beyond); 및 에스. 야마다(S. Yamada) 등에 의한 IEDM Technical Digest(1991), 307-310 페이지에 게재된 간단히 적층된 게이트 플래시 메모리용 셀프-컨버전스 소거 체계(A Self-Convergence Erasing Scheme for a Simple Stacked Gate Flash Memory)를 참조]

그러나, 제2종래 기술의 소거 및 검증 방법에서는 메모리 셀의 엔핸스먼트/디플리션 상태에도 불구하고, 메모리 셀을 디플리션 상태로 되게 하는 플래시 과소거 동작 및 임계 전압 복구 동작이 수행되어 플래시 메모리 장치를 소거하고 검증하는데 요구되는 시간이 증가한다.

그러므로, 본 발명의 목적은 디플리션 상태의 메모리 셀을 구제할 뿐만 아니라 비휘발성 반도체 메모리 장치의 소거 및 검증 동작에 필요한 시간을 단축시키기 위한 것이다.

본 발명에 따르면, 메모리 셀을 포함하는 비휘발성 반도체 메모리 장치에 있어서, 선정된 수의 메모리 셀은 동시에 소거된다. 최소한 하나의 메모리 셀이 과소거될 때에만, 즉 디플리션 상태일 때에만, 모든 메모리 셀에 대해 임계 전압 복구 동작이 실행되어 과소거된 메모리 셀을 구제하고 임계 전압의 편이를 억제한다. 바꿔 말하면, 어떠한 메모리 셀도 과소거되지 않으면, 임계 전압 복구 동작은 실행되지 않는다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세하게 설명하겠다.

양호한 실시예를 설명하기 전에, 제1도, 제2a도, 제2b도, 제2c도, 제3도 내지 제10도, 제11a도, 제11b도, 제12도, 제13도, 제14도, 제15도, 제16a도, 제16b도, 제17도, 제18a도, 제18b도, 제19도, 제20a도, 제20b도, 제21도, 제22도, 제23a도 및 제23b도를 참조하여 종래 기술의 소거 및 검증 방법에 대해 설명하겠다.

비휘발성 메모리 셀의 예를 도시한 제1도에 있어서, N⁺형 소스 영역 S 및 N⁺형 드레인 영역 D는 후막 산화물층 FD로 둘러싸인 P^-형 단결정 실리콘 기판 SUB 내에 형성된다. 또한, 플로팅 게이트 FG 및 제어 게이트 CG는 소스 영역 S와 드레인 영역 D 사이의 채널 영역 C 상에 형성된다. 플로팅 게이트 FG 및 제어 게이트 CG는 실리콘 산화물 층에 의해 서로 전기적으로 절연된다. 특히, 플로팅 게이트 FG와 기판 SUB 사이의 터널 실리콘 산화물층은 파울러 노드하임(Fowler Nordheim) 터널링 효과를 야기하기 위해 얇게 이루어기게, 예를 들어 약 60 내지 200Å이다.

제1도의 메모리 셀에 관한 기입 동작은 제2a도에 도시된 바와 같이 실행된다. 즉, 예를 들어 6 내지 12 V인 고전압 V_pp는 제어 게이트 CG에 인가되고 고전압 V_dd(V_pp)는 드레인 영역 D에 인가되며, 소스 영역 S는 접지된다. 결과적으로, 열전자는 드레인 영역 D의 근방에서 충돌 이온화에 의해 발생되므로, 터널 실리콘 산화물층의 에너지 장벽보다 큰 에너지를 갖는 열 전자가 플로팅 게이트 FG 내에 유입된다. 그러므로, 메모리 셀의 임계 전압은 증가된다. 이 상태는 데이타 0에 대응한다.

제1도의 메모리 셀에 관한 소거 동작은 제2b도에 도시된 바와 같이 실행된다. 즉, 고 전압V_pp는 소스 영역 S에 인가되고, 제어 게이트 CG 및 드레인 영역 D는 접지된다. 이 경우에, 드레인 영역 D는 오픈된다. 결과적으로, 플로팅 게이트 FG에 저장된 전자는 파울러 노드하임 터널링 효과를 이용하여 이들로부터 소스 영역 S로 추출된다. 그러므로, 메모리 셀의 임계 전압은 감소된다. 이 상태는 데이타 1에 대응한다.

제1도의 메모리 셀에 관한 판독 동작은 제2c도에 도시된 바와 같이 실행된다. 즉, 예를 들어 약 5 V인 전압 V_cc는 제어게이트 CG에 인가되고, 소스 영역 S는 접지된다. 결과적으로, 드레인 영역 D에서의 전압은 플로팅 게이트 FG에 저장된 전자에 따라 변화되므로, 판독 동작을 실행한다.

제1종래 기술의 소거 및 검증 방법이 적용되는 비휘발성 반도체 장치를 도시한 블럭 회로도인 제3도에 있어서, 4개의 워드 라인(WL₁, WL₂, WL₃및 WL₄) 및 4개의 비트 라인(BL₁, BL₂, BL₃및 BL₄)이 제공된다. 참조 번호(1)은 제1도에 도시된 구성과 동일한 구성을 갖고 있는 메모리 셀(C₁₁, C₁₂, …, C₄₄)를 포함하는 NOR형 메모리 셀 어레이를 나타낸다. 즉, 각각의 메모리 셀(C₁₁, C₁₂, …, C₄₄)는 워드 라인(WL₁, WL₂, WL₃및 WL₄)들 중의 하나에 접속된 제어 게이트 CG, 비트 라인(BL₁, BL₂, BL₃및 BL₄)들 중의 하나에 접속된 드레인 D, 소스 회로(2)에 접속된 소스 S 및 플로팅 게이트 FG를 갖고 있다.

소거 모드(ER=1)에 있어서, 소스 회로(2)는 12 V의 고 전압 V_pp를 발생시켜 이것을 메모리 셀(C₁₁, C₁₂, …, C₄₄)의 소스에 인가한다. 그렇지 않으면, 소스 회로(2)는 메모리 셀(C₁₁, C₁₂, …, C₄₄)의 소스에 0 V를 인가한다. 소스 회로(2)의 상세는 나중에 설명하겠다.

행 어드레스 디코더(3)은 행 어드레스 버퍼(4)로부터 행 어드레스 신호(A₁및 A₂) 및 이들의 반전 신호 () 를 수신함으로써 워드 라인(WL₁, WL₂, WL₃및 WL₄)들 중의 하나를 선택한다. 그러나, 소거 모드(ER=1)에 있어서, 행 어드레스 디코더(3)은 모든 워드 라인(WL₁, WL₂, WL₃및 WL₄)을 로우 상태로 되게 한다. 행 어드레스 디코더(3) 및 행 어드레스 버퍼(4)의 상세는 나중에 설명하겠다.

비트 라인(BL₁, BL₂, BL₃및 BL₄)는 열 스위칭 회로(5)의 열 스위칭 트랜지스터(Q_c1, Q_c2,Q_c3및 Q_C4)에 각각 접속된다.

열 어드레스 디코더(6)은 열 어드레스 버퍼(7)로부터 열 어드레스 신호(B₁및 B₂) 및 이들의 반전 신호 ()를 수신함으로써, 열 선택 라인(CL₁, CL₂, CL₃및 CL₄)들 중의 하나를 선택하여, 즉 열 선택 트랜지스터(Q_c1, Q_c2,Q_c3및 Q_C4)들 중의 하나를 선택하여 이것을 구동한다. 그러나, 또한 소거 모드(ER=1)에 있어서, 열 어드레스 디코더(6)은 메모리 셀(C₁₁, C₁₂, …, C₄₄)의 모든 드레인이 플로팅 상태로 되도록 열 선택 라인(CL₁, CL₂, CL₃및 CL₄)를 로우로 되게 하고, 즉 모든 열 스위칭 트랜지스터(Q_c1, Q_c2,Q_c3및 Q_C4)를 턴 오프시킨다. 열 어드레스 디코더(6) 및 열 어드레스 버퍼(7)의 상세는 나중에 설명하겠다.

행 어드레스 스위칭 회로(8)은 한 세트의 외부 행 어드레스 신호(A₁' 및 A₂') 또는 한 세트의 내부 행 어드레스 신호(IA₁및 IA₂)를 선택한다. 즉, 내부 모드(S₁=1)에 있어서, 행 어드레스 스위칭 회로(8)은 내부 행 어드레스 신호(IA₁및 IA₂)를 선택하여 이들을 행 어드레스 버퍼(4)에 전송한다. 그렇지 않으면(S₁=0), 행 어드레스 스위칭 회로(8)은 외부 행 어드레스 신호(A₁및 A₂)를 선택하여 이들을 행 어드레스 버퍼(4)에 전송한다. 행 어드레스 스위칭 회로(8)의 상세는 나중에 설명하겠다.

이와 유사하게, 열 어드레스 스위칭 회로(9)는 한 세트의 외부 열 어드레스 신호(B₁' 및 B₂') 또는 한 세트의 내부 열 어드레스 신호(IB₁및 IB₂)를 선택한다. 즉, 내부 모드(S₁=1)에 있어서, 열 어드레스 스위칭 회로(9)는 내부 열 어드레스 신호(IB₁및 IB₂)를 선택하여 이들을 열 어드레스 버퍼(7)에 전송한다. 그렇지 않으면(S₁=0), 열 어드레스 스위칭 회로(9)는 외부 행 어드레스 신호(B₁및 B₂)를 선택하여 이들을 열 어드레스 버퍼(7)에 전송한다. 열 어드레스 스위칭 회로(9)의 상세는 나중에 설명하겠다.

즉, 소거 모드(ER=1)에 있어서, 모든 메모리 셀(C₁₁, C₁₂, …, C₄₄)에서, 소스에서의 전압은 고 전압(V_pp)로 되고, 제어 게이트에서의 전압은 로우(0)으로 되며, 드레인은 플로팅 상태로 되므로, 모든 메모리 셀(C₁₁, C₁₂, …, C₄₄)은 동시에 소거된다. 그렇지 않으면, 즉 검증 모드(S₁=1)를 포함하는 판독/기입 모드(ER=0)에 있어서, 메모리 셀(C₁₁, C₁₂, …, C₄₄)들 중의 하나가 행 어드레스 디코더(3) 및 열 어드레스 디코더(6)에 의해 선택된다.

비트 라인(BL₁, BL₂, BL₃및 BL₄)은 열 스위칭 트랜지스터(Q_c1, Q_c2,Q_c3및 Q_C4)를 통해 기입 증폭기(10) 및 감지 증폭기(11)에 접속된다. 기입 증폭기(10) 및 감지 증폭기(11)의 상세는 나중에 설명하겠다.

소거 모드용 소거 신호(ER), 내부 모드용 내부 제어 신호(S₁), 및 내부 어드레스 신호(IA₁, IA₂, IB₁및 IB₂)는 제어 회로(12)에 의해 발생된다. 또한, 제어 회로(12)는 프로그램 신호(PG), 프로그램 검증 신호(PGV), 소거 검증 신호(ERV), 판독신호(RD)를 발생하여 이들을 V_PP/V_CC/V_PG/V_PGV/V_ERV전압 발생 회로(13) 등에 전송한다. V_PP/V_CC전압 발생 회로(13)은 프로그램 모드(PG=1)에서 12 V의 전압 VPP, 프로그램 모드(PG=1)에서 전압 V_dd를 정하는 드레인 전압 V_PG, 및 비프로그램 모드(PG=0)에서 5V의 저 전압 V_CC를 발생한다. 또한, V_PP/V_CC/V_PG/V_PGV/V_ERV전압 발생 회로(13)은 프로그램 검증 모드(PGV=1)에서 7.5V의 전압 V_PGV(=V_R1) 및 소거 검증 모드(VER=1)에서 3.5V의 전압 V_ERV(=V_R2)를 발생한다. V_PP/V_CC/V_PG/V_PGV/V_ERV전압 발생 회로(13)의 상세는 나중에 설명하겠다.

다음에, 제3도의 장치의 각각의 블럭에 대해 제4도 내지 제10도를 참조하여 설명하겠다.

제3도의 소스 회로(2)의 상세 회로도인 제4도에 있어서, 소스 회로(2)는 레벨 변환 회로(201), 이 레벨 변환 회로(201)의 출력에 의해 제어된 P-채널 엔핸스먼트형 트랜지스터(202) 및 N-채널 엔핸스먼트형 트랜지스터(203)으로 형성된 인버터를 포함한다. 소거 모드(ER=1)에 있어서, 레벨 변환 회로(201)의 출력은 로우(=0V)이므로, 트랜지스터(202 및 203)은 각각 턴 온 및 턴 오프된다. 그러므로, 메모리 셀(C₁₁, C₁₂, …, C₄₄)의 소스에서의 전압은 하이(=V_PP)이다. 따라서, 비소거 모드(ER=0)에 있어서, 레벨 변환 회로(201)의 출력이 하이(=V_PP)이므로, 트랜지스터(202 및 203)은 각각 턴 오프 및 턴 온된다. 그러므로, 메모리 셀(C₁₁, C₁₂, …, C₄₄)의 소스에서의 전압은 로우(=0V)이다.

제3도의 행 어드레스 디코더(3)(열 어드레스 디코더(6))의 상세 회로도인 제5도에 있어서, 이 어드레스 디코더(3)(6)은 워드 라인(WL₁, WL₂, WL₃및 WL₄)(또는 열 선택 라인(CL₁, CL₂, CL₃및 CL₄))에 대한 4개의 회로(31, 32, 33 및 34)를 각각 포함하는 NAND 논리형이다. 회로(31 내지 34)는 동일한 구성을 갖는다.

예를 들어, 회로(31)은 어드레스 신호(A₁및 A₂)(B₁및 B₂)를 수신하기 위한 NAND 회로(311), 인버터(312), 전압 V_PP/V_CC로 전력이 공급된 인버터(313) 및 P-채널 엔핸스먼트형 트랜지스터(314)를 포함한다. 또한 NAND 회로(311)은 인버터(300)을 통해 소거 신호 ER의 반전된 신호를 수신한다. N-채널 엔핸스먼트형 트랜지스터(315)는 워드 라인 WL₁(열 선택 신호 CL₁)에서의 전압이 V_PP일 때 인버터(312)의 P-채널 트랜지스터가 턴온되는 것을 방지한다. 그러므로, 소거 모드(ER=1)에 있어서, 모든 NAND 회로(311 내지 341)은 디스에이블되므로, 모든 워드 라인(WL₁, WL₂, WL₃및 WL₄)(열 선택 라인(CL₁, CL₂, CL₃및 CL₄))은 로우(=0V)로 된다. 이 경우에, 열 선택 트랜지스터(Q_c1, Q_c2,Q_c3및 Q_C4)가 턴오프되기 때문에, 메모리 셀(C₁₁, C₁₂, …, C₄₄)의 드레인은 플로팅 상태로 된다. 따라서, 비소거 모드(ER=0), 즉 판독/기입 모드에 있어서, NAND 회로(311 내지 314)의 출력은 어드레스 신호(A₁및 A₂)에 따라 하이로 되고, 즉 워드 라인(WL₁, WL₂, WL₃및 WL₄)들 중 한 라인에서의 전압(열 선택 라인(CL₁, CL₂, CL₃및 CL₄)들 중의 한 라인에서의 전압)이 하이로 된다. 결과적으로, 메모리 셀(C₁₁, C₁₂, …, C₄₄)들 중의 하나가 선택되어, 판독/기입 동작이 실행된다.

제3도의 행 어드레스 버퍼(4)(열 어드레스 버퍼(7))의 상세 회로도인 제6도에 있어서, 어드레스 버퍼(4)(7)은 인버터(401 및 402)에 의해 각각 형성된 2개의 회로(41 및 42)를 포함한다. 그러므로, 어드레스 버퍼(4)(7)은 어드레스 신호(A₁및 A₂)(B₁및 B₂) 및 이들의 반전된 신호 ()()를 발생한다.

제3도의 행 어드레스 스위칭 회로(8)(열 어드레스 스위칭 회로(9))의 상세 회로도인 제7도에 있어서, 어드레스 스위칭 회로(8)(9)는 내부 제어 신호(S₁)을 수신하기 위한 2개의 인버터(801 및 802), 내부 제어 신호(S₁) 및 이것의 반전된 신호에 의해 제어된 4개의 전달 게이트(803, 804, 805 및 806), 및 2개의 인버터(807 및 808)을 포함한다. 예를 들어, 내부 모드(S₁=1)에 있어서, 전달 게이트(803 및 805)는 턴오프되고, 전달 게이트(804 및 806)은 턴온되므로, 내부 어드레스 신호(IA₁및 IA₂)(IB₁및 IB₂)는 전달 게이트(804 및 806)을 통해 각각 통과한다. 결과적으로, 어드레스 신호(A₁및 A₂)(B₁및 B₂)는 각각 내부 어드레스 신호(IA₁및 IA₂)(IB₁및 IB₂)와 동일하다. 따라서, 비내부 모드(S₁=0)에 있어서, 전달 게이트(803 및 805)는 턴온되고, 전달 게이트(804 및 806)은 턴오프되므로, 내부 어드레스 신호(A₁' 및 A₂')(B₁' 및 B₂')는 전달 게이트(803 및 805)를 통해 각각 통과한다. 그 결과, 어드레스 신호(A₁및 A₂)(B₁및 B₂)들은 외부 어드레스 신호(A₁' 및 A₂')(B₁' 및 B₂')들과 각각 동일하다.

제8도는 제3도의 기입 증폭기(10)의 상세 회로도를 도시하는데, 여기에서 기입 증폭기(10)은 프로그램 신호 PG 및 입력 데이타 DI를 수신하기 위한 NAND 회로(1001), 인버터(1002), 전압 V_PP에 의해 충전된 인버터(1003), P-채널 엔핸스먼트형 트랜지스터(1004), 및 N-채널 엔핸스먼트형 트랜지스터(1005)를 포함한다. 또한, N-채널 엔핸스먼트형 트랜지스터(1006)은 트랜지스터(1004)의 드레인이 V_PP일 때, 인버터(1002)의 P-채널 트랜지스터가 턴온되는 것을 방지한다. 즉, NAND 회로(1001)의 입력(DI 및 PG)들 모두가 하이 레벨일 때만 트랜지스터(1005)의 소스는 하이 레벨(=V_PP)가 되므로, 기입 동작을 실행한다.

제9도는 제3도의 감지 증폭기(11)의 상세 회로도를 도시하는데, 여기에서 감지 증폭기(11)은 P-채널 엔핸스먼트형 트랜지스터(1101), N-채널 엔핸스먼트형 트랜지스터(1102), 인버터(1103) 및 비교기(1104)를 포함한다. 이 경우, 트랜지스터(1101)은 로드(load) 역할을 하고, 트랜지스터(1102) 및 인버터(1103)은 바이어스 회로 역할을 한다. 판독 모드시에, 비교기(1104)의 입력에서의 전압 V₁은 선택된 메모리 셀에 따라 변하므로, 전압 V₁은 비교기(1104)에 의해 기준 전압 V_RO와 비교된다. 따라서, 데이타 DO는 비교기(1104)로부터 출력된다.

제10도는 제3도의 V_PP/V_CC/V_PG/V_PGV/V_ERV전압 발생 회로(13)의 상세 회로도를 도시하는데, 여기에서 회로(13)은 고전압원 V_PP에 접속된 N-채널 엔핸스먼트형 트랜지스터(1301), 및 전압원 V_CC에 접속된 N-채널 디플리션형 트랜지스터(1302)를 포함한다. 트랜지스터(1301)은 V_PP보다 높은 고전압을 발생하는 펌프 회로(1303)에 의해 제어되고, 트랜지스터(1302)는 인버터(1304)에 의해 제어된다. 펌프 회로(1303) 및 인버터(1304)는 둘다 제어 신호 PG에 의해 제어된다. PG=1이면, 펌프 회로(1303)은 트랜지스터(1301)을 턴온시키도록 인에이블되기 때문에, 내부 전압 V_PPI=V_PP/V_CC는 V_PP와 같다. 이와는 반대로 PG=0이면, 인버터(1304)의 출력은 하이 레벨(=V_CC)로 되어 트랜지스터(1302)를 턴온시키기 때문에, 내부 전압 V_PPI=V_PP/V_CC는 V_PP와 같다. 이러한 내부 전압 V_PPI은 판독 신호 RD에 의해 제어된 레벨 변환 회로(1305)에 인가된다. 레벨 변환 회로(1305)은 제4도의 레벨 변환 회로(201)과 유사한 구성을 갖는다. 판독 신호 RD가 하이 레벨이면, 레벨 변환 회로(1305)는 하이 레벨 신호를 발생하고, 이를 전압 분배기(1306)으로 보내며, 판독 신호 RD가 로우 레벨이면, 레벨 변환 회로(1305)는 로우 레벨 신호를 발생하고, 이를 전압 분배기(1306)으로 보낸다. 따라서, 판독 신호 RD가 로우 레벨(RD=0)일 때에만, 전압 분배기(1306)은 제1기준 전압 V_RI, 프로그램 전압 V_PG및 제2기준 전압 V_R2을 발생한다. 내부 전압 V_PPI이외에도 전압 V_R1, V_PG및 V_R2들은 제어 회로(12)에 의해 제어된 선택기(1307)에 인가된다. 이 경우, 선택기(1307)은 다음과 같이 동작한다: 행 어드레스 디코더(3)에 인가된 전압 V_CG는,

이다. 또한, 열 어드레스 디코더(6)에 인가된 전압 V_CL은,

이다. 또한 기입 증폭기(10)에 인가된 전압 V_WA은,

이다.

제11a도 및 제11b도는 제1의 종래 소거 및 검증 방법의 원리를 도시하는 그래프이다. 플래시 소거 동작이 메모리 셀 상에서 간단하게 수행되면, 임계 전압의 분포는 제11a도에 도시된 바와 같다. 이 경우, 편이 폭(deviation width)△V_thl은 비교적 크다. 그러나, 기입 동작이 메모리 셀 상에서 수행되면, 임계 전압 V_th은 제11b도에 도시된 바와 같이 증가된다. 이 경우, 임계 전압 V_th가 증가되면, 채널 영역 C와 플로팅 게이트 FG 사이의 전계는 약해진다. 그 결과, 임계 전압 V_th은 최대값 V_thmax에 근접하게 된다. 따라서, 기입 동작이 완료된 후, 임계 전압의 편이 △V_th2는 비교적 작아진다. 그 후, 플래시 소거 동작이 메모리 셀 상에서 수행되면, 임계 전압의 편이 △V_th3은 제11a도의 편이 △V_th1보다 작아진다.

제3도의 장치를 사용하는 제1의 종래 소거 및 검증 방법은 제12도를 참조하여 설명된다.

단계(1201)에서, 값 N1 및 N2들은 초기화된다. 즉,

다음에, 단계 1202에서, 기입 동작은 모든 메모리 셀(C₁₁, C₁₂, …, C₄₄)상에서 수행된다. 이 경우, 프로그램 신호 PG, 소거 신호 ER, 내부 제어 신호 S₁및 기입 데이타 DI들은

이다. 이 상태에서, (IA₁, IA₂, IB₁, IB₂)에 의해 정의된 내부 어드레스(0, 0, 0, 0)으로부터 (1, 1, 1, 1)로 바뀐다. 그 결과, 내부 어드레스 에 의해 선택된 메모리 셀 내에서, 전압 V_PP는 제어 게이트 CG에 인가되고, Q_C1과 열 선택 트랜지스터의 임계 전압만큼 V_PP보다 낮은 전압 V_dd는 드레인 영역 D에 인가된다. 또한, 소스 영역 S는 소스 회로(2)에 의해 접지된다. 모든 메모리 셀(C₁₁, C₁₂, …, C₄₄)상에서의 기입 동작이 완료되면, 제어는 단계(1203)으로 진행한다.

단계(1203)에서, 기입 검증이 실행된다. 즉, 각각의 메모리 셀의 임계 전압이 제1기준 전압 V_R1보다 높은 지의 여부를 판단한다. 예를 들면, 제1기준 전압 V_R1은,

이다. 이 경우, 프로그램 신호 PG, 소거 신호 ER 및 내부 제어 신호 S₁들은

이다. 이 상태에서, (IA₁, IA₂, IB₁, IB₂)에 의해 정이된 내부 어드레스는 (0, 0, 0, 0)으로부터 (1, 1, 1, 1)로 바뀐다. 그 결과, 내부 어드레스에 의해 선택된 메모리 셀 내에서, 전압 V_R1은 제어 게이트 CG에 인가되고, 소스 영역 S는 소스 회로(2)에 의해 접지된다. 따라서, 플로팅 게이트 FG에 저장된 데이타는 감지 증폭기(11)에 출력되고, 이 데이타 DO가 0인지를 판단한다. 메모리 셀들의 모든 데이타가 0이면, 제어는 단계(1206)으로 진행한다. 그렇지 않으면, 제어는 단계(1204) 및 (1205)로 진행한다.

단계(1204) 및 (1205)는 N1₀으로 정해진 정한시(definite times) 내에 단계(1204)에서의 기입 동작 및 단계(1205)에서의 기입 검증을 반복한다. 즉, 값 N1이 N1₀에 이르면, 제어는 장치가 결함있는(허용되지 않은) 것으로 판단하는 고장 모드단계(1211)로 진행한다.

단계(1206)에서, 플래시 소거 동작은 모든 메모리 셀(C₁₁, C₁₂, …, C₄₄)상에서 수행된다. 이 경우, 프로그램 신호 PG, 소거 신호 ER 및 내부 제어 신호 S₁들은,

이다. 그 결과, 메모리 셀(C₁₁, C₁₂, …, C₄₄)내에서, 소스들에서의 전압들은 하이레벨(=V_PP)이고, 게이트들에서의 전압들은 0 V이며, 드레인들은 플로팅 상태이다. 이러한 상태는 소정 기간 동안 유지되기 때문에, 플로팅 게이트들에서의 전자들은 방출되어, 메모리 셀들의 임계 전압들을 감소시킨다. 그 다음, 제어는 단계(1207)로 진행된다.

단계(1207)에서, 소거 검증이 실행된다. 즉, 각각의 메모리 셀의 임계 전압이 제2기준 전압 V_R2보다 낮은 지의 여부를 판단한다. 예를 들면, 제2기준 전압 V_R2는,

이다. 이 상태에서, (IA₁, IA₂, IB₁, IB₂)에 의해 정의된 내부 어드레스는 (0, 0, 0, 0)으로부터 (1, 1, 1, 1)로 바뀐다. 그 결과, 내부 어드레스에 의해 선택된 메모리 셀 내에서, 전압 V_R2는 제어 게이트 CG에 인가되고, 소스 영역 S는 소스 회로(2)에 의해 접지된다. 따라서, 플로팅 게이트 FG에 저장된 데이타는 감지 증폭기(11)에 출력되고, 이 데이타 DO가 1인지를 판단한다. 메모리 셀들의 모든 데이타가 1이면, 제어는 단계(1210)으로 진행한다. 그렇지 않으면, 제어는 단계(1208) 및 (1209)로 진행한다.

단계(1208) 및 (1209)는 N2₀으로 정해진 정한시(definite times) 내에 단계(1206)에서의 플래시 소거 동작 및 단계(1207)에서의 소거 검증을 반복한다. 즉, 값 N2가 N2₀에 이르면, 제어는 장치가 결함있는(허용되지 않은) 것으로 판단하는 고장 모드 단계(1211)로 진행한다.

단계(1210)에서, 장치는 부적합 것으로 판단된다.

그 다음, 이러한 루틴은 단계(1212)에서 완료된다.

그러나, 제12도에 도시된 바와 같은 제1의 종래 소거 및 검증 방법에 있어서, 소정의 메모리 셀들이 제13도에서의 화살표 X로 표시된 디플리션 상태로 들어가면, 그러한 메모리 셀들을 구제하기가 어렵다. 디플리션 상태의 메모리 셀들은 기입/판독 동작의 고장을 초래한다.

예를 들면, 제14도에서, 메모리 셀 C₁₁이 디플리션 상태에 있는 것으로 가정할 수 있다. 이 경우, 기입 동작이 메모리 셀 C₄₁상에서 수행되면, 전류가 메모리 셀 C₁₁을 통해 흐르기 때문에, 메모리 셀 C₄₁의 드레인 전압 V_dd는 감소된다. 그 결과, 메모리 셀 C₄₁상에서의 기입 동작은 불완전하게 될 수 있다.

또한, 제15도에서, 메모리 셀 C₁₁이 디플리션 상태에 있고, 메모리 셀 C₄₁은 데이타 0을 저장, 즉 메모리 셀 C₄₁의 임계 전압이 V_CC보다 높다는 것을 가정할 수 있다. 이 경우, 판독 동작이 메모리 셀 C₄₁상에서 수행되면, 전류는 메모리 셀 C₁₁을 통해 흐르기 때문에, 비트 라인 BL₁의 전압은 감소된다. 그 결과, 메모리 셀 C₄₁의 데이타는 감지 증폭기(11)에 의해 데이타 1로 인식될 수 있다.

제16a도 및 제16b도는 제2의 종래 소거 및 검증 방법의 원리를 도시하는 그래프이다. 제16a도에 도시된 바와 같이, 임계 전압이 디플리션 상태에서 분포되면, 임계 전압을 증가시키기 위한 임계 전압 복구 동작은 메모리 셀 상에서 수행되어, 임계 전압의 편이를 △V_th4에서 △V_th5로 감소시킨다. 또한, 제16b도에 도시된 바와 같이, 과소거 동작이 메모리 셀 상에서 수행되면, 임계 전압은 감소된다. 이 경우 임계 전압 V_th가 감소되면, 소스 영역 S와 플로팅 게이트 FG 사이의 전계는 약해진다. 그 결과, 임계 전압 V_th는 최소값 V_thmin에 근접한다. 그러므로, 과소거 동작이 완료된 후, 임계 전압의 편이 △V_th4'는 비교적 작아진다. 그후, 임계 전압 복구 동작이 메모리 셀 상에서 수행되면, 임계 전압의 편이 △V_th5'는 제11a도의 편이 △V_th1보다 작아진다.

한가지 임계 전압 복구 동작이 제17도에 도시된다(참조: K. Oyama et al., A Novel Erasing Technology for 3.3 V Flash Memory with 64 Mb Capacity and Beyond, IDEM Technical Digest, 1992, pp. 607-610). 즉, 전압 V_PP는 제어 게이트 CG에 인가되고, 소스 영역 S는 접지된다. 이 경우, 드레인 영역 D는 플로팅 상태이므로, 채널 영역 C 및 드레인 영역 D는 사실상 접지된다.

그 결과, 고전계는 플로팅 게이트 FG와 채널 영역 C 사이에서 발생되므로, 채널 영역 C 내의 전자들은 플로팅 게이트 FG 내로 유입되어, 임계 전압을 증가시킨다. 이 경우, 임계 전압의 증가는 본질적으로 임계 전압 복구 동작 이전의 임계 전압에 따른다. 임계 전압 복구 동작 이전의 임계 전압이 낮을수록, 임계 전압 복구 동작에 의한 임계 전압의 증가는 커진다. 따라서, 제17도에 도시된 임계 전압 복구 동작은 임계 전압의 편이를 감소시키므로, 디플리션 상태의 메모리 셀의 발생은 방지될 수 있다. 또한, 이는 메모리 셀을 흐르는 큰 전류량을 보장할 수 있기 때문에, 동작 속도를 증가시킨다.

다른 임계 전압 복구 동작이 제18a도 및 18b도에 도시된다(S. Yamada et al., A Self-convergence Erasing Schme for A Simple Stacked Gate Flash Memory, IEDM Technical Digest, 1991 pp. 307-310). 즉 전압 V_dd는 드레인 영역 D에 인가되고, 소스 영역 S 및 제어 게이트 CG는 접지된다. 그 결과, 고전계는 드레인 영역 D와 소스 영역 S 사이에 발생되므로, 고온-캐리어(전자-홀 쌍)들은 채널 영역 C 내에 발생된다. 플로팅 게이트 FG에 저장된 전자들이 적으면, 전계는 채널 영역 C로부터 플로팅 게이트 FG로 흐르기 때문에, 고온 홀들은 제18a도에 도시된 바와 같이, 플로팅 게이트 FG 내에 유입된다. 이와 반대로, 플로팅 게이트 FG에 저장된 전자들이 풍부하면, 전계는 플로팅 게이트 FG로부터 채널 영역 C로 흐르기 때문에, 고온 전자들은 제18b도에 도시된 바와 같이, 플로팅 게이트 FG 내에 유입된다. 즉, 메모리 셀의 임계 전압은 제18a도 및 제18b도에 도시된 바와 같이, 임계 전압 복구 동작에 의해 특정 값으로 집중된다. 또한, 메모리 셀들이 디플리션 상태이면, 전자들은 플로팅 게이트들 내로 유입되어, 임계 전압을 증가시킨다. 따라서, 제18a도 및 제18b도에 도시된 임계 전압 복구 동작은 임계 전압의 편이를 감소시키므로, 디플리션 상태의 메모리 셀의 발생이 방지될 수 있다. 또한, 이는 메모리 셀을 흐르는 큰 전류량을 보장할 수 있기 때문에, 동작 속도를 증가시킨다.

제19도에서는, 제2의 종래 소거 및 검증 방법과 본 발명의 실시예들이 응용되는 비휘발성 반도체 메모리 장치를 도시하는 블럭 회로도가 도시되는데, 여기에서 제3도의 행 어드레스 디코더(3) 및 열 어드레스 디코더(6)은 행 어드레스 디코더(3') 및 열 어드레스 디코더(6')로 각각 변형된다. 제어 신호(S₂및 S₃)들은 제어 회로(12)로부터 행 어드레스 디코더(3') 및 열 어드레스 디코더(6')로 각각 공급된다. 예를 들면, 제어 신호 S₂가 로우 레벨이면, 행 어드레스 디코더(3')는 제3도의 행 어드레스 디코더(3)으로서 동작하고, 제어 신호 S₂가 하이 레벨이면, 모든 워드라인(WL₁, WL₂, WL₃및 WL₄) 들에서의 전압들은 V_CG이다. 또한, 제어 신호 S₃이 로우 레벨이면, 열 어드레스 디코더(6')은 제3도의 열 어드레스 디코더(6)으로서 동작하고, 제어 신호 S₃이 하이 레벨이면, 모든 열 선택 라인(CL₁, CL₂, CL₃및 CL₄)들에서의 전압들은 접지되므로, 비트 라인(BL₁, BL₂, BL₃및 BL₄)들은 플로팅 상태이다.

또한, 제19도에서, 제3도의 V_PP/V_CC/V_PG/V_PGV/V_ERV전압 발생기(13)은 전압 V_PP, V_CC, V_CG, V_CL및 V_WA이외에도 검증 전압 V_DP를 발생하는V_PP/V_CC/V_PG/V_PGV/

V_ERV/V_DP전압 발생기(13')로 변형된다. 검증 전압 V_DP는 메모리 셀(C₁₁, C₁₂, …, C₄₄)들이 디플리션 상태인지의 여부를 검증하는데 사용된다.

제20a도에 있어서, 제19도의 행 어드레스 디코더(3')의 상세 회로도가 도시되는데, 여기에서 인버터(316, 326, …), N-채널 디플리션형 트랜지스터(317, 327, …)들이 제5도의 소자들에 추가된다. 또한, 트랜지스터(316, 326, …)들의 소스들은 전압 V_CG에 의해 충전된 인버터(351), 전압 V_CG에 의해 충전된 인버터(352), N-채널 엔핸스먼트형 트랜지스터(353) 및 N-채널 엔핸스먼트형 트랜지스터(354)로 형성된 소스 제어 회로 SC에 접속된다. 제어 신호 S₂가 로우 레벨이면, 트랜지스터(354)는 턴온되기 때문에, 트랜지스터(317, 327, …)들의 소스들은 접지된다. 따라서, 제20a도의 회로는 제5도의 회로로서 동작한다. 반면에, 제어 신호 S₂가 하이 레벨이면, 트랜지스터(352)는 턴온되기 때문에, 트랜지스터(317, 327, …)들의 소스들은 V_CG상태에 있다. 따라서, 워드 라인(WL₁, WL₂, WL₃및 WL₄)들에서의 전압들은 V_CG이다.

제20b도에 있어서, 제19도의 열 어드레스 디코더(6')의 상세 회로도가 도시되는데, 제어 신호 S₃을 수신하기 위한 인버터(301)이 제5도의 소자들에 추가된다. 제어 신호 S₃이 로우 레벨이면, 제20b도의 회로는 제5도의 회로로서 동작한다. 반면, 제어 신호 S₃이 하이 레벨이면, NAND 회로(311, 321, 331 및 341)들은 열 선택 라인(CL₁, CL₂, CL₃및 CL₄)들에서의 전압들이 접지되도록 디스에이블된다.

제21도에서는, 제19도의 V_PP/V_CC/V_PG/V_PGV/V_ERV/V_DP전압 발생기(13')의 상세 회로도가 도시되는데, 전압 분배기(1306)은 디플리션 검증 전압 V_DP, 즉 제3기준 전압 V_R3을 발생한다. 이러한 디플리션 전압 V_DP는 접지 GND보다 약간 높다. 또한, 선택기(1307)의 전압 V_CG는 디플리션 검증 모드시에 V_DP와 같다.

제19도의 장치를 사용하는 제2의 종래 소거 및 검증 방법은 제22도를 참조하여 설명된다.

단계(2201)에서, 값 N1은 초기화된다. 즉, N1←0 이다.

다음에, 단계(2202)에서, 기입 동작은 모든 메모리 셀(C₁₁, C₁₂, …, C₄₄)들 상에서 수행된다. 이 경우, 프로그램 신호 PG, 제어 신호 RD, 제어 신호 DR 및 소거 신호 ER들은,

이다. 따라서, V_CG=V_PP, 또한, 제어 신호(S₁, S₂및 S₃)들과 기입 데이타 DI는,

이다. 이 경우, (IA₁, IA₂, IB₁및 IB₂)로 정의된 내부 어드레스는 (0, 0, 0, 0)에서 (1, 1, 1, 1)로 변경된다. 그 결과, 내부 어드레스에 의해 선택된 메모리 셀 내에서, 전압 V_PP는 제어 게이트 CG에 인가되고, Q_C1과 같은 열 선택 트랜지스터의 임계 전압만큼 V_PP보다 작은 전압 V_dd는 드레인 영역 D에 인가된다. 또한, 소스 영역 S는 소스 회로(2)에 의해 접지된다. 모든 메모리 셀(C₁₁, C₁₂, …, C₄₄)에 관한 기입 동작이 종료될 때, 제어는 단계(2203)으로 진행한다.

단계(2203)에서, 기입 검증이 실행된다. 즉, 각 메모리 셀의 임계 전압이 제1기준 전압 V_R1보다 높은 가의 여부가 결정된다. 예를 들면, 제1기준 전압 V_R1은,

이다.

이 경우, 프로그램 신호 PG, 제어 신호 RD, 제어 신호 DP 및 소거 신호 ER은,

이다. 따라서, V_CG=V_PGV이다. 또한, 제어 신호(S₁, S₂및 S₃)은

이다. 이 상태에서, (IA₁, IA₂, IB_1,IB₂)에 의해 규정된 내부 어드레스는 (0, 0, 0, 0)에서 (1, 1, 1, 1)로 변한다. 그 결과, 내부 어드레스에 의해 선택된 메모리 셀에서, 전압 V_RGV는 제어 게이트 CG에 인가되고, 소스 영역 S는 소스 회로(2)에 의해 접지된다. 따라서, 플로팅 게이트 FG에 저장된 데이타는 감지 증폭기(11)로 출력되고 이 데이타 DO가 0인가의 여부가 결정된다. 메모리 셀의 모든 데이타가 0일 때, 제어는 단계(2206)으로 진행한다. 그렇지 않으면, 제어는 단계(2204) 및 (2205)로 진행한다.

단계(2204) 및 (2205)는 N1에 의해 정의된 유한 시간내에 단계(2204)의 기입 동작 및 단계(2205)의 기입 검증을 반복한다. 즉, 값 N1이 N1₀에 도달할 때, 제어는 장치를 결함있는(허용되지 않은) 장치로서 결정하는 고장 모드 단계(2211)로 진행한다.

단계(2206)에서, 모든 메모리 셀(C₁₁, C₁₂, …, C₄₄)가 디플리션 상태로 들어갈 때까지 모든 메모리 셀(C₁₁, C₁₂, …, C₄₄)에 대한 플래시 소거 동작이 실행된다. 이 경우, 프로그램 신호 PG, 제어 신호 RD, 제어 신호 DP 및 소거 신호 ER은,

이다. 따라서, V_CG=V_PGV(=V_R1)이다. 또한, 제어 신호(S₁, S₂및 S₃)은,

이다. 그 결과, 메모리 셀(C₁₁, C₁₂, …, C₄₄)에 있어서, 소스의 전압은 하이(=V_PP)이고, 게이트의 전압은 0 V이며, 드레인은 플로팅 상태로 된다. 이 상태로 비교적 장기간동안 유지되므로, 플로팅 게이트의 전자가 그곳으로부터 방출되어, 메모리 셀의 임계 전압이 충분히 저감된다. 그 결과, 모든 메모리 셀이 디플리션 상태로 들어간다. 그후, 제어는 단계(2207)로 진행한다.

단계(2207)에서, 제17도에 도시한 바와 같은 임계 전압 복구 동작이 실행된다. 이 경우, 프로그램 신호 PG, 제어 신호 RD, 제어 신호 DP 및 소거 신호 ER은

이다. 따라서, V_CG=V_PP이다. 또한, 제어 신호(S₁, S₂및 S₃)과 기입 데이타 DI는,

이다. 그 결과, 메모리 셀(C₁₁, C₁₂, …, C₄₄)에 있어서, 메모리 셀의 게이트에는 행 어드레스 디코더(3')에 의해 전압 V_PP가 인가되고, 메모리 셀의 소스는 소스 회로(2)에 의해 접지된다. 또한, 메모리 셀의 드레인은 열 어드레스 디코더(6')에 의해 플로팅 상태로 된다.

다음에, 단계(2208)에서, 검증 동작이 실행되어 각 메모리 셀의 임계 전압이 제3기준 전압 V_R3(=V_DP)보다 높은 가의 여부가 결정된다. 이 경우, 프로그램 신호 PG, 제어 신호 RD, 제어 신호 DP 및 소거 신호 ER은

이다. 따라서, V_CG=V_DP이다. 또한, 제어 신호(S₁, S₂및 S₃)은,

이다. 이 상태에서, (IA₁, IA₂, IB_1,IB₂)에 의해 규정된 내부 어드레스는 (0, 0, 0, 0)에서 (1, 1, 1, 1)로 변한다. 그 결과, 내부 어드레스에 의해 선택된 메모리 셀에서, 전압 V_DP는 제어 게이트 CG에 인가되고, 소스 영역 S는 소스 회로(2)에 의해 접지된다. 따라서, 플로팅 게이트 FG에 저장된 데이타는 감지 증폭기(11)로 출력되고 이 데이타 DO가 0인가의 여부가 결정된다. 메모리 셀의 모든 데이타가 0일 때, 제어는 단계(2209)으로 진행한다. 그렇지 않으면, 제어는 단계(2207)로 복귀한다.

단계(2206)에서의 임계 전압 복구 동작은 메모리 셀(C₁₁, C₁₂, …, C₄₄)의 모든 임계 전압이 제3기준 전압 V_R3보다 높아질 때까지 반복된다. 그후, 제어는 단계(2209)로 진행한다.

단계(2209)에서는 소거 검증이 실행된다. 즉, 각 메모리 셀의 임계 전압이 제2기준 전압 V_R2보다 낮은 가의 여부가 결정된다. 예를 들면, 제2기준 전압 V_R2는,

이다. 이 경우, 프로그램 신호 PG, 제어 신호 RD, 제어 신호 DP 및 소거 신호 ER은,

이다. 따라서, V_CG=V_ERV이다. 또한, 제어 신호(S₁, S₂및 S₃)은,

이다.

이 상태에서, (IA₁, IA₂, IB_1,IB₂)에 의해 규정된 내부 어드레스는 (0, 0, 0, 0)에서 (1, 1, 1, 1)로 변한다. 그 결과, 내부 어드레스에 의해 선택된 메모리 셀에서, 전압 V_R2는 제어 게이트 CG에 인가되고, 소스 영역 S는 소스 회로(2)에 의해 접지된다. 따라서, 플로팅 게이트 FG에 저장된 데이타는 감지 증폭기(11)로 출력되고 이 데이타 DO가 1인가의 여부가 결정된다. 메모리 셀의 모든 데이타가 1일 때, 제어는 단계(2210)으로 진행한다. 그렇지 않으면, 제어는 단계(2211)로 진행한다.

단계(2210)에서, 장치는 허용된 장치로서 결정된다. 한편, 단계(2211)에서는 장치가 결함있는(허용되지 않은) 장치로서 결정된다.

그후, 이 루틴은 단계(2212)에서 끝난다.

제18a도 및 제18b도에 도시한 바와 같은 임계 전압 복구 동작이 제22도의 단계(2207)에서 실행되면, 행 어드레스 디코더(3')의 구성이 열 어드레스 디코더(6')의 구성으로 치환된다. 이 경우, 행 어드레스 디코더(3')는 제23a도에 도시하고, 열 어드레스 디코더(6')는 제23b도에 도시한다.

그러나, 제22도에 도시한 바와 같은 제2종래 기술의 소거 및 검증 방법에서는 메모리 셀의 엔핸스먼트/디플리션 상태에도 불구하고, 메모리 셀을 디플리션 상태로 하는 플래시 소거 동작 및 단계(2206, 2207 및 2208)의 임계 전압 복구 동작이 실행되어, 플래시 메모리 장치를 소거하고 검증하는데 필요한 시간이 증가하여 버린다.

이하, 제24a도, 제24b도, 제25a도, 제25b도, 제26a도, 제26b도, 제27a도, 제27b도, 제28a도 및 제28b도에 따라, 본 발명의 실시예를 설명한다.

본 발명의 제1실시예를 도시한 제24a도 및 제24b도를 참조하면, 단계(2401)에서, 값 N1 및 N2는 초기화, 즉

로 된다.

다음에, 단계(2402)에서는 제22도의 단계(2202)와 마찬가지로, 모든 메모리 셀(C₁₁, C₁₂, …, C₄₄)에 대한 기입 동작이 실행된다. 이 경우, 프로그램 신호 PG, 제어 신호 RD, 제어 신호 DP 및 소거 신호 ER은

이다. 따라서, V_CG=V_PP이다. 또한 제어 신호(S₁, S₂및 S₃) 및 기입 데이타 DI는,

이다. 이 상태에서, 이 상태에서, (IA₁, IA₂, IB_1,IB₂)에 의해 규정된 내부 어드레스는 (0, 0, 0, 0)에서 (1, 1, 1, 1)로 변한다. 그 결과, 내부 어드레스에 의해 선택된 메모리 셀에서, 전압 V_PP는 제어 게이트 CG에 인가되고, V_PP보다 Q_C1등의 열 선택 트랜지스터의 임계 전압만큼 낮은 전압 V_dd는 드레인 영역 D에 인가된다. 또한, 소스 영역 S는 소스 회로(2)에 의해 접지된다. 모든 메모리 셀(C₁₁, C₁₂, …, C₄₄)에 대한 기입 동작이 완료될 때, 제어는 단계(2403)으로 진행한다.

단계(2403)에서는 제22도의 단계(2203)과 마찬가지로, 기입 검증이 실행된다. 즉, 각 메모리 셀의 임계 전압이 제1기준 전압 V_R1(=V_PGV)보다 높은 가의 여부가 결정된다. 이 경우, 프로그램 신호 PG, 제어 신호 RD, 제어 신호 DP 및 소거 신호 ER은

이다. 따라서, V_CG=V_PGV이다. 또한, 제어 신호(S₁, S₂및 S₃)은,

이다. 이 상태에서, (IA₁, IA₂, IB_1,IB₂)에 의해 규정된 내부 어드레스는 (0, 0, 0, 0)에서 (1, 1, 1, 1)로 변한다. 그 결과, 내부 어드레스에 의해 선택된 메모리 셀에서, 전압 V_PGV는 제어 게이트 CG에 인가되고, 소스 영역 S는 소스 회로(2)에 의해 접지된다. 따라서, 플로팅 게이트 FG에 저장된 데이타는 감지 증폭기(11)로 출력되고 이 데이타 DO가 0인가의 여부가 결정된다. 메모리 셀의 모든 데이타가 0일 때, 제어는 단계(2406)으로 진행한다. 그렇지 않으면, 제어는 단계(2404) 및 (2405)로 진행한다.

단계(2404) 및 (2405)는 N1₀에 의해 정해진 유한 시간내에서 단계(2405)에서의 기입 검증 및 단계(2404)에서의 기입 동작을 반복한다. 즉, 값 N1이 N1₀에 도달할 때, 제어는 장치를 결함있는(허용되지 않은) 장치로서 결정하는 고장 모드 단계(2416)으로 진행한다.

단계(2406)에서, 플래시 소거 동작이 모든 메모리 셀(C₁₁, C₁₂, …, C₄₄)에 대하여 실행된다. 이 경우, 프로그램 신호 PG, 제어 신호 RD, 제어 신호 DP 및 소거 신호 ER은,

이다. 따라서, V_CG=V_PP이다. 또한, 제어 신호(S₁, S₂및 S₃)은,

이다. 그 결과, 메모리 셀(C₁₁, C₁₂, …, C₄₄)에 있어서, 소스의 전압은 하이(V_PP)로 되고 게이트의 전압은 0V로 되며, 드레인은 플로팅 상태로 된다. 이 상태는 비교적 단기간동안 지속되므로, 플로팅 게이트의 전자가 그곳으로부터 방출되어, 메모리 셀의 임계 전압이 저감된다. 그후, 제어는 단계(2407)로 진행한다.

단계(2407)에서, 소거 검증이 실행된다. 즉, 각 메모리 셀의 임계 전압의 제2기준 전압 V_R2(=V_ERV)보다 낮은 가의 여부가 결정된다. 이 경우, 프로그램 신호 PG, 제어 신호 RD, 제어 신호 DP 및 소거 신호 ER은

이다. 이 상태에서, (IA₁, IA₂, IB_1,IB₂)에 의해 규정된 내부 어드레스는 (0, 0, 0, 0)에서 (1, 1, 1, 1)로 변한다. 그 결과, 내부 어드레스에 의해 선택된 메모리 셀에서, 전압 V_ERV는 제어 게이트 CG에 인가되고, 소스 영역 S는 소스 회로(2)에 의해 접지된다. 따라서, 플로팅 게이트 FG에 저장된 데이타가 감지 증폭기(11)로 출력되어, 이 데이타 DO가 1인 가의 여부가 결정된다. 메모리 셀의 모든 데이타가 1일 때, 제어는 단계(2410)으로 진행한다. 그렇지 않으면, 제어는 단계(2408) 및 (2409)로 진행한다.

단계(2408) 및 (2409)는 N2₀에 의해 규정된 유한 시간내에서 단계(2406)의 플래시 소거 동작 및 단계(2406)의 소거 검증을 반복한다. 즉, 값 N2가 N2₀에 도달할 때, 제어는 그 장치를 결함있는(허용되지 않은) 장치로서 결정하는 고장 모드 단계(2416)으로 진행한다.

그후, 단계(2410)에 있어서, 검증 동작이 실행되어 각 메모리 셀의 임계 전압이 제3기준 전압 V_R3(=V_DP)보다 높은 가의 여부가 결정된다. 이 경우, 프로그램 신호 PG, 제어 신호 RD, 제어 신호 DP 및 소거 신호 ER은

이다. 이 상태에서, (IA₁, IA₂, IB_1,IB₂)에 의해 규정된 내부 어드레스는 (0, 0, 0, 0)에서 (1, 1, 1, 1)로 변한다. 그 결과, 내부 어드레스에 의해 선택된 메모리 셀에서, 전압 V_DP는 제어 게이트 CG에 인가되고, 소스 영역 S는 소스 회로(2)에 의해 접지된다. 따라서, 플로팅 게이트 FG에 저장된 데이타는 감지 증폭기(11)로 출력되고 이 데이타 DO가 0인가의 여부가 결정된다. 메모리 셀의 모든 데이타가 0일 때, 제어는 단계(2415)로 진행한다. 그렇지 않으면, 제어는 단계(2411)로 복귀한다.

단계(2411)에서는 모든 메모리 셀(C₁₁, C₁₂, …, C₄₄)이 디플리션 상태로 들어갈 때까지, 모든 메모리 셀(C₁₁, C₁₂, …, C₄₄)에 대하여 플래시 소거 동작이 실행된다. 이 경우, 프로그램 신호 PG, 제어 신호 RD, 제어 신호 DP 및 소거 신호 ER은,

이다. 그 결과, 메모리 셀(C₁₁, C₁₂, …, C₄₄)에 있어서, 소스의 전압은 하이(V_PP)로 되고, 게이트의 전압은 0 V로 되며, 드레인은 플로팅 상태로 된다. 이 상태는 비교적 장기간동안 지속되므로, 플로팅 게이트의 전자가 그곳으로부터 방출되어, 메모리 셀의 임계 전압이 충분히 저감된다. 그 결과, 모든 메모리 셀은 디플리션 상태로 들어간다. 그후, 제어는 단계(2412)로 진행한다.

단계(2412)에서는 제17도에 도시한 바와 같은 임계 전압 복구 동작이 실행된다. 이 경우, 프로그램 신호 PG, 제어 신호 RD, 제어 신호 DP 및 소거 신호 ER은,

이다. 따라서, V_CG=V_PP이다. 또한, 제어 신호(S₁, S₂및 S₃)과 기입 데이타 DI는 ,

이다. 그 결과, 메모리 셀(C₁₁, C₁₂, …, C₄₄)에 있어서, 전압 V_PP가 행 어드레스 디코더(3')에 의해 메모리 셀의 게이트에 인가되고, 메모리 셀의 소스는 소스 회로(2)에 의해 접지된다. 또한, 메모리 셀의 드레인은 열 어드레스 디코더(6')에 의해 플로팅 상태로 된다.

다음에, 단계(2413)에서는 검증 동작이 실행되어 각 메모리 셀의 임계 전압이 제3기준 전압 V_R3(=V_DP)보다 높은 가의 여부가 결정된다. 이 경우, 프로그램 신호 PG, 제어 신호 RD, 제어 신호 DP 및 소거 신호 ER은

이다. 이 상태에서 (IA₁, IA₂, IB_1,IB₂)에 의해 규정된 내부 어드레스는 (0, 0, 0, 0)에서 (1, 1, 1, 1)로 변한다. 그 결과, 내부 어드레스에 의해 선택된 메모리 셀에서, 전압 V_DP는 제어 게이트 CG에 인가되고, 소스 영역 S는 소스 회로(2)에 의해 접지된다. 따라서, 플로팅 게이트 FG에 저장된 데이타는 감지 증폭기(11)로 출력되고 이 데이타 DO가 0인가의 여부가 결정된다. 메모리 셀의 모든 데이타가 0일 때, 제어는 단계(2414)로 진행한다. 그렇지 않으면, 제어는 단계(2412)로 복귀한다.

단계(2412)에서 메모리 셀(C₁₁, C₁₂, …, C₄₄)의 모든 임계 전압이 제3기준 전압 V_R3보다 크게 될 때까지 임계 전압 복구 동작을 반복한다. 다음에, 제어가 단계(2414)로 진행한다.

단계(2414)에서 소거 검증이 실행된다. 즉, 각 메모리 셀의 임계 전압이 제2기준 전압 V_R2(=V_ERV)보다 낮은지를 판단한다. 이 경우에, 프로그램 신호 PG, 제어 신호 RD, 제어 신호 DP 및 소거 신호 ER은 다음과 같다. 즉,

따라서, V_CG=V_PERV이다. 또한, 제어 신호(S₁, S₂및 S₃)는 다음과 같다. 즉,

이 상태의 경우, (IA₁, IA₂, IB_1,IB₂)에 의해 규정된 내부 어드레스는 (0, 0, 0, 0)에서 (1, 1, 1, 1)로 변한다. 따라서, 내부 어드레스에 의해 선택된 메모리 셀의 경우에는 제어 게이트 CG에 전압 V_ERV는 인가되는 반면에 소스 영역 S는 소스 회로(2)에 의해 접지되어 있다. 그러므로, 플로팅 게이트 FG에 기억된 데이타는 감지 증폭기(11)로 출력되고 이 데이타 DO가 1인지를 판단한다. 메모리 셀의 모든 데이타가 1인 경우, 제어는 단계(2415)로 진행되고, 그렇지 않은 경우에는 단계(2416)으로 진행된다.

단계(2415)에서 장치를 허용된 장치인 것으로 판단하며, 반면에 단계(2416)에서 장치를 결함있는(허용되지 않은)장치인 것으로 판단한다.

다음에는 단계(2417)에서 이 루틴을 종료한다.

또한, 제18a도 및 제18b도에서 도시된 임계 전압 복구 동작이 제24도의 단계(2412)에서 실행되면, 제23a도 및 제23b도에서 도시된 바와 같이 행 어드레스 디코더(3')의 구성이 열 어드레스 디코더(6')의 구성으로 교체된다.

이 때문에, 제1실시예에서는 단계(2410)에서 적어도 하나의 디플리션 상태 메모리 셀이 존재하는 것으로 판단된 경우에만, 단계(2411, 2412 및 2413)에서 메모리 셀을 디플리션 상태로 만드는 플래시 소거 동작 및 임계 전압 복구 동작이 실행되어 플래시 메모리 장치의 소거 및 검증에 필요한 시간을 현저하게 감소시킬 수 있다.

본 발명의 제2실시예를 나타내는 제25a도 및 제25b도를 참조하면, 제24도의 단계에 단계(2501) 및 단계(2502)가 부가되어 있다. 즉, 단계(2414)에서 적어도 하나의 메모리 셀의 임계 전압이 제2기준 전압 V_R2보다 낮지 않은 것으로 판단되면, 제어가 단계(2501 및 2502)로 진행된다.

단계(2501 및 2502)에서는 단계(2411)에서의 플래시 소거 동작과, 단계(2412)에서의 임계 전압 복구 동작과, 단계(2413 및 2414)에서의 검증 동작이 소정 횟수 N30내에서 반복되어 임계 전압의 편이가 더욱 감소되는데, 즉 임계 전압이 더욱 더 집중화된다. 이 후에, N3 값이 N3₀에 도달하면 제어는 장치를 결함(허용되지 않은)장치로서 판단하는 고장 모드 단계(2416)으로 진행한다.

본 발명의 제3실시예를 나타내는 제26a도 및 제26b도를 참조하면, 제24도의 단계(2511)이 생략되어 있다. 즉, 디플리션 상태의 메모리 셀이 일부 존재할 경우라도, 임계 전압 복구 동작은 본질적으로 임계 전압을 집중시키는 기능을 가지므로 단계(2412)에서 디플리션 상태를 위한 플래시 소거 동작을 행하지 않고 실행된다.

본 발명의 제4실시예를 나타내는 제27a도 및 제27b도를 참조하면, 제25a도 및 제25b도의 단계(2410)에서 아니오(negative)로서 판단되면, 제어는 단계(2412)로 직접 진행된다. 즉, 디플리션 상태의 메모리 셀이 일부 존재할 경우에도, 임계 전압 복구 동작은 본질적으로 임계 전압을 집중시키는 기능을 가지므로 단계(2411)에서의 디플리션 상태를 위한 플래시 소거 동작을 행함이 없이 단계(2412)에서 임계 전압 복구 동작이 실행된다.

본 발명의 제5실시예를 나타내는 제28a도 및 제28b도를 참조하면, 제24도의 판단 단계(2401 내지 2405)가 생략되어 있다. 제25a도, 제25b도, 제26도, 제27a도, 제27b도의 경우 단계(2401 내지 2405)를 생략시킬 수 있다.

상기에서 설명한 바와 같이, 본 발명에 의하면 적어도 하나의 디플리션 상태 메모리 셀이 존재하는 것으로 판단된 경우에만 임계 전압 복구 동작을 실행하여 플래시 메모리 장치의 소거 및 검증에 필요한 시간을 현저하게 감소시킬 수 있다.

Claims

비휘발성 메모리 셀(C₁₁, C₁₂, …)을 포함하는 비휘발성 반도체 메모리 장치를 소거하고 검증하는 방법에 있어서, a) 소정수의 상기 비휘발성 메모리 셀에 대해 기입 동작을 행하는 단계와, b) 상기 기입 동작이 정상적으로 실행되었는지를 판단하는 단계와, c) 상기 기입 동작이 정상적으로 실행된 후에 상기 소정수의 상기 비휘발성 메모리 셀에 대해 플래시 소거 동작을 행하는 단계와, d) 상기 플래시 소거 동작이 정상적으로 실행되었는지를 판단하는 단계와, e) 상기 플래시 소거 동작이 정상적으로 실행된 후에 상기 소정수의 상기 비휘발성 메모리 셀 중 적어도 하나가 디플리션 상태인지를 판단하는 단계와, f) 상기 소정수의 상기 비휘발성 메모리 셀 중 적어도 하나가 디플리션 상태인 것으로 판단된 후에만 모든 상기 소정수의 상기 비휘발성 메모리 셀이 엔핸스먼트 상태로 될 때까지 상기 소정수의 상기 비휘발성 메모리 셀에 대해 임계 전압 복구 동작을 행하는 단계와, g) 상기 임계 전압 복구 동작을 실행한 후에 상기 소정수의 상기 비휘발성 메모리 셀이 소거 완료 상태로 되었는지를 판단하는 단계와, h) 상기 휘발성 메모리 셀 중 적어도 하나가 비소거 완료 상태인 경우에 상기 비휘발성 반도체 메모리 장치를 결함 장치로서 판단하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제1항에 있어서, i) 상기 소정수의 상기 비휘발성 메모리 셀 중 적어도 하나가 디플리션 상태인 것으로 판단된 후에 모든 상기 소정수의 상기 비휘발성 메모리 셀이 디플리션 상태로 될 때까지 상기 소정수의 상기 비휘발성 메모리 셀에 대해 플래시 소거 동작을 행하는 단계와, j) 상기 단계 i)를 실행한 후에 상기 단계 f) 내지 단계 h)를 반복하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 및 검증 방법.
제2항에 있어서, 상기 단계 i) 및 단계 j)를 소정 횟수(N3) 내에서 반복하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 및 검증 방법.
제1항에 있어서, 상기 기입 동작이 정상적으로 실행되지 못한 후에는 상기 단계 a)를 반복하는 단계 k)를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제4항에 있어서, 상기 단계 k)를 소정 횟수(N1) 내에서 반복하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제1항에 있어서, 상기 플래시 소거 동작이 정상적으로 실행되지 못한 후에는 상기 단계 c)를 반복하는 단계 1)을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제6항에 있어서, 상기 단계 1)을 소정 횟수(N2) 내에서 반복하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
비휘발성 메모리 셀(C₁₁, C₁₂, …)을 포함하는 비휘발성 반도체 메모리 장치를 소거하고 검증하는 방법에 있어서, a) 소정수의 상기 비휘발성 메모리 셀에 대해 기입 동작을 행하는 단계와, b) 상기 기입 동작이 정상적으로 실행되었는지를 판단하는 단계와, c) 상기 기입 동작이 정상적으로 실행된 후에 상기 소정수의 상기 비휘발성 메모리 셀에 대해 플래시 소거 동작을 행하는 단계와, d) 상기 플래시 소거 동작이 정상적으로 실행되었는지를 판단하는 단계와, e) 상기 플래시 소거 동작이 정상적으로 실행된 후에 상기 소정수의 상기 비휘발성 메모리 셀 중 적어도 하나가 디플리션 상태인지를 판단하는 단계와, f) 상기 소정수의 상기 비휘발성 메모리 셀 중 적어도 하나가 디플리션 상태인 것으로 판단된 후에만 모든 상기 소정수의 상기 비휘발성 메모리 셀이 디플리션 상태로 될 때까지 상기 소정수의 상기 비휘발성 메모리 셀에 대해 플래시 소거 동작을 행하는 단계와, g) 상기 단계 f)에서 상기 플래시 소거 동작이 실행된 후에 모든 상기 소정수의 상기 비휘발성 메모리 셀이 엔핸스먼트 상태로 될 때가지 상기 소정수의 상기 비휘발성 메모리 셀에 대해 임계 전압 복구 동작을 행하는 단계와, h) 상기 임계 전압 복구 동작을 실행한 후에 상기 소정수의 상기 비휘발성 메모리 셀이 소거 완료 상태로 되었는 지를 판단하는 단계와, i) 상기 비휘발성 메모리 셀 중 적어도 하나가 비소거 완료 상태인 경우에 상기 비휘발성 반도체 메모리 장치를 결함 장치로서 판단하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제8항에 있어서, 상기 비휘발성 반도체 메모리 장치가 결함 장치인 것으로 판단된 후에 상기 단계 d) 내지 단계 i)를 반복하는 단계 j)를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제9항에 있어서, 상기 단계 1)을 소정 회수(n3) 내에서 반복하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제8항에 있어서, 상기 기입 동작이 정상적으로 실행되지 않은 후에는 상기 단계 a)를 반복하는 단계 m)를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제11항에 있어서, 상기 단계 m)를 소정 횟수(N1) 내에서 반복하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제8항에 있어서, 상기 플래시 소거 동작이 정상적으로 실행되지 못한 후에는 상기 단계 c)를 반복하는 단계 n)을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제13항에 있어서, 상기 단계 n)을 소정 횟수(N2) 내에서 반복하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
비휘발성 메모리 셀(C₁₁, C₁₂, …)을 포함하는 비휘발성 반도체 메모리 장치를 소거하고 검증하는 방법에 있어서, a) 소정수의 상기 비휘발성 메모리 셀에 대해 플래시 소거 동작을 행하는 단계와, b) 상기 플래시 소거 동작이 정상적으로 실행되었는지를 판단하는 단계와, c) 상기 플래시 소거 동작이 정상적으로 실행된 후에 상기 소정수의 상기 비휘발성 메모리 셀 중 적어도 하나가 디플리션 상태인지를 판단하는 단계와, d) 상기 소정수의 상기 비휘발성 메모리 셀 중 적어도 하나가 디플리션 상태인 것으로 판단된 후에만 모든 상기 소정수의 상기 비휘발성 메모리 셀이 엔핸스먼트 상태로 될 때까지 상기 소정수의 상기 비휘발성 메모리 셀에 대해 임계 전압 복구 동작을 행하는 단계와, e) 상기 임계 전압 복구 동작을 실행한 후에 상기 소정수의 상기 비휘발성 메모리 셀이 소거 완료 상태로 되었는지를 판단하는 단계와 f) 상기 비휘발성 메모리 셀 중 적어도 하나가 비소거 완료 상태인 경우에 상기 비휘발성 반도체 메모리 장치를 결함 장치로서 판단하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제15항에 있어서, g) 상기 소정수의 상기 비휘발성 메모리 셀 중 적어도 하나가 디플리션 상태인 것으로 판단된 후에 모든 상기 소정수의 상기 비휘발성 메모리 셀이 디플리션 상태로 될 때까지 상기 소정수의 상기 비휘발성 메모리 셀에 대해 플래시 소거 동작을 행하는 단계와, h) 상기 단계 g)를 실행한 후에 상기 단계 d) 내지 단계 f)를 반복하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제16항에 있어서, 상기 g) 및 단계 h)를 소정 횟수(N3) 내에서 반복하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제15항에 있어서, 상기 기입 동작이 정상적으로 실행되지 못한 후에는 상기 단계 a)를 반복하는 단계 i)를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제18항에 있어서, 상기 단계 i)를 소정 횟수(N2) 내에서 반복하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
비휘발성 메모리 셀(C₁₁, C₁₂, …)을 포함하는 비휘발성 반도체 메모리 장치를 소거하고 검증하는 방법에 있어서, a) 소정수의 상기 비휘발성 메모리 셀에 대해 플래시 소거 동작을 행하는 단계와, b) 상기 플래시 소거 동작이 정상적으로 실행되었는지를 판단하는 단계와, c) 상기 플래시 소거 동작이 정상적으로 실행된 후에 상기 소정수의 상기 비휘발성 메모리 셀 중 적어도 하나가 디플리션 상태인지를 판단하는 단계와, d) 상기 소정수의 상기 비휘발성 메모리 셀 중 적어도 하나가 디플리션 상태인 것으로 판단된 후에만 모든 상기 소정수의 상기 휘발성 메모리 셀이 디플리션 상태로 될 때까지 상기 소정수의 상기 비휘발성 메모리 셀에 대해 플래시 소거 동작을 행하는 단계와, e) 상기 단계 d)에서 상기 플래시 소거 동작이 실행된 후에 모든 상기 소정수의 상기 비휘발성 메모리 셀이 엔핸스먼트 상태로 될 때까지 상기 소정수의 상기 비휘발성 메모리 셀에 대해 임계 전압 복구 동작을 행하는 단계와, f) 상기 임계 전압 복구 동작을 실행한 후에 상기 소정수의 상기 비휘발성 메모리 셀이 소거 완료 상태인지를 판단하는 단계와, g) 상기 비휘발성 메모리 셀 중 적어도 하나가 비소거 완료 상태인 경우에 상기 비휘발성 반도체 메모리 장치를 결함 장치로서 판단하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제20항에 있어서, 상기 비휘발성 반도체 메모리 장치가 결함 장치인 것으로 판단된 후에 상기 단계 d) 내지 단계 g)를 반복하는 단계 h)를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제21항에 있어서, 상기 단계 h)를 소정 횟수(N3) 내에서 반복하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제20항에 있어서, 상기 플래시 소거 동작이 정상적으로 실행되지 않은 후에는 상기 단계 a)를 반복하는 단계 i)를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제23항에 있어서, 상기 단계 i)를 소정 횟수(N2) 내에서 반복하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
비휘발성 메모리 셀(C₁₁, C₁₂, …)을 포함하는 비휘발성 반도체 메모리 장치를 소거하고 검증하는 방법에 있어서, a) 소정수의 상기 비휘발성 메모리 셀에 대해 기입 동작을 행하는 단계와, b) 상기 기입 동작을 실행한 후에 상기 소정수의 상기 비휘발성 메모리 셀 각각의 임계 전압이 제1기준 전압(V_R1)보다 큰지를 판단하는 단계와, c) 상기 소정수의 상기 비휘발성 메모리 셀의 모든 임계 전압이 상기 제1기준 전압보다 클 때 상기 소정수의 상기 비휘발성 메모리 셀에 대해 플래시 소거 동작을 행하는 단계와, d) 상기 플래시 소거 동작이 실행된 후에 상기 소정수의 상기 비휘발성 메모리 셀의 임계 전압이 제2기준 전압(V_R2)보다 낮은지를 판단하는 단계와, e) 상기 소정수의 상기 비휘발성 메모리 셀의 모든 임계 전압이 상기 제2기준 전압보다 낮을 때 상기 비휘발성 메모리 셀 각각의 임계 전압이 제3기준 전압(V_R3)보다 큰지를 판단하는 단계와, f) 상기 소정수의 상기 비휘발성 메모리 셀 중 적어도 하나가 상기 제3기준 전압보다 크지 않은 것으로 판단되면 상기 소정수의 상기 비휘발성 메모리 셀의 모든 임계 전압이 상기 제3기준 전압보다 커질 때까지 상기 소정수의 상기 비휘발성 메모리 셀에 대해 임계 전압 복구 동작을 행하는 단계와, g) 상기 임계 전압 복구 동작이 실행된 후에 상기 소정수의 상기 비휘발성 메모리 셀 각각의 임계 전압이 상기 제2기준 전압보다 낮은지를 판단하는 단계와, h) 상기 비휘발성 메모리 셀 중 적어도 하나의 임계 전압이 상기 제2기준 전압보다 낮지 않은 것으로 판단된 경우에 상기 비휘발성 반도체 메모리 장치를 결함 장치로서 판단하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제25항에 있어서, i) 상기 소정수의 상기 비휘발성 메모리 셀 중 적어도 하나의 임계 전압이 상기 제3기준 전압보다 크지 않은 것으로 판단된 경우에 상기 소정수의 상기 비휘발성 메모리 셀의 모든 임계 전압이 상기 제2기준 전압보다 낮아질 때까지 상기 소정수의 비휘발성 메모리 셀에 대해 플래시 소거 동작을 행하는 단계와, j) 상기 단계 i)를 실행한 후에 상기 단계 f) 내지 단계 h)를 반복하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제26항에 있어서, 상기 단계 i) 및 단계 j)를 소정 횟수(N3) 내에서 반복하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제25항에 있어서, 상기 소정수의 상기 비휘발성 메모리 셀 중 적어도 하나의 임계 전압이 상기 제1기준 전압보다 크지 않은 경우에 상기 단계 a)를 반복하는 단계 k)를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제28항에 있어서, 상기 단계 k)를 소정 횟수(n1)내에서 반복하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제25항에 있어서, 상기 소정수의 상기 비휘발성 메모리 셀 중 적어도 하나의 임계 전압이 상기 제2기준 전압보다 낮지 않은 경우에 상기 단계 c)를 반복하는 단계 l)을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제30항에 있어서, 상기 단계 l)을 소정 횟수(N2) 내에서 반복하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
비휘발성 메모리 셀(C₁₁, C₁₂, …)을 포함하는 비휘발성 반도체 메모리 장치를 소거하고 검증하는 방법에 있어서, a) 소정수의 상기 비휘발성 메모리 셀에 대해 플래시 소거 동작을 행하는 단계와, b) 상기 플래시 소거 동작을 실행한 후에 상기 소정수의 상기 비휘발성 메모리 셀의 임계 전압이 제2기준 전압(V_R2)보다 낮은지를 판단하는 단계와, c) 상기 소정수의 상기 비휘발서 메모리 셀의 모든 임계 전압이 상기 제2기준 전압보다 낮은 경우에 상기 비휘발성 메모리 셀 각각의 임계 전압이 제3기준 전압(V_R3)보다 낮은지를 판단하는 단계와, d) 상기 소정수의 상기 비휘발성 메모리 셀 중 적어도 하나의 임계 전압이 상기 제3기준 전압보다 낮은 것으로 판단된 경우에 상기 소정수의 모든 비휘발성 메모리 셀의 모든 임계 전압이 상기 제2기준 전압보다 낮아질 때까지 상기 소정수의 비휘발성 메모리 셀에 대해 플래시 소거 동작을 행하는 단계와, e) 상기 단계 d)에서 상기 플래시 소거 동작이 실행된 후에 상기 소정수의 상기 비휘발성 메모리 셀의 모든 임계 전압이 상기 제3기준 전압보다 커질 때까지 상기 소정수의 상기 비휘발성 메모리 셀에 대해 임계 전압 복구 동작을 행하는 단계와, f) 상기 임계 전압 복구 동작이 실행된 후에 상기 소정수의 비휘발성 메모리 셀 각각의 임계 전압이 상기 제2기준 전압보다 낮은지를 판단하는 단계와, g) 상기 비휘발성 메모리 셀 중 적어도 하나의 임계 전압이 상기 제2기준 전압보다 낮지 않은 것으로 판단된 경우에 상기 비휘발성 반도체 메모리 장치를 결함 장치로서 판단하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제32항에 있어서, 상기 비휘발성 반도체 메모리 장치가 결함 장치인 것으로 판단된 후에 상기 단계 d) 내지 단계 g)를 반복하는 단계 h)를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제33항에 있어서, 상기 단계 h)를 소정 횟수(N3)내에서 반복하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제32항에 있어서, 상기 소정수의 비휘발성 메모리 셀 중 적어도 하나의 임계 전압이 상기 제2기준 전압보다 낮지 않은 경우에 상기 단계 c)를 반복하는 단계 i)를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.
제35항에 있어서, 상기 단계 i)를 소정 횟수(n2) 내에서 반복하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 소거 및 검증 방법.