KR0164591B1 - 집적회로 - Google Patents

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Abstract

게이트 전극이 보호 저항을 통해 전원 전위에 접속된 적어도 하나의 MIS 트랜지스터를 갖는 집적 회로는 반도체 기판 또는 상기 반도체 기판의 웰에 형성되어 전원 전위내 접촉되는 제1 접촉 분산 영역과 상기 제1 접촉 분산 영역에서 격리된 위치에 있는 반도체 기판 또는 웰에 형성되어 게이트 전극에 전기적으로 접촉되는 제2 접촉 분산 영역을 포함한다. 상기 제1및 제2 접촉 분산 영역사이의 반도체 기판 또는 웰의 영역은 상기 보호 저항의 저항 영역을 구성한다.

Description

집적회로
제1도는 본 발명의 실시예에 따라 MIS 트랜지스터를 가지는 C-MOS 집적회로의 평면도.
제2a도는 제1도에 표시된 IIa-IIa'에 따라 자른 단면도.
제2b도는 제1도에 표시된 IIb-IIb'에 따라 자른 단면도.
제2c도는 제1도에 표시된 IIc-IIc'에 따라 자른 단면도.
제2d도는 제1도에 표시된 IId-IId'에 따라 자른 단면도.
제3도는 본 발명의 또다른 실시예에 따라 MIS 트랜지스터를 가지는 C-MOS 집적 회로의 평면도.
제4a도는 제3 도에 표시된 IVa-IVa'에 따라 자른 단면도.
제4b도는 제3 도에 표시된 IVb-IVb'에 따라 자른 단면도.
제5a도는 MIS 트랜지스터를 갖는 종래의 C-MOS 직접 회로의 평면도.
제5b도는 제5A도에 표시된 Vb-Vb'에 따라 자른 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 10 : 디실리사이드
22 : 실리콘막 34 : 알루미늄 와이어
본 발명은 게이트 전극이 보호 저항을 통해 전원 전위에 접속된 적어도 하나의 금속 절연체 반도체(MIS) 트랜지스터를 갖는 집적 회로, 특히 자동 정렬 실리사이드 처리를 사용하여 제조된 MIS 트랜지스터 사용에 양호한 보호 저항 구조에 관한 것이다.
제5도에 도시와 같이, 자동 정렬 실리사이드 처리를 사용하여 제조된 종래의 C-MOS(보충 절연 게이트 전개효과 트랜지스터) IC는 n형 반도체 기판(1)의 주면에 형성된 p-형 웰(2)을 가지며, 폴리사이드 구조 게이트 전극 Gp 및 Gn 각각은 다 결정 실리콘막과 n-형 반도체 기판(1)에 형성된 TiSi2(티타늄 디실리사이드)와 같은 고융해점 금속 디실리사이드막과 게이트 절연막을 통한 p형 웰(2)로서 구성되며, p-형 소스/드레인 영역 3p 및 n-형 소스/드레인 영역 3n은 게이트 전극 Gp와 게이트 전극 Gn 마스킹에 의해 자동 정렬 방법으로 형성되며, 채널 스토퍼 4p는 MOS 기생 억제용으로 p-형 웰(2)에 형성된 p-형 불순물로 상당히 도프되며 채널 스토퍼 4n은 래치-업 억제용으로 n-형 반도체 기판(1)에 형성된 n-형 불순물로 상당히 도프된다. 상기는 따라서 게이트 전극 Gn과 p-형 웰(2)의 n-형 소스/드레인 영역 3n을 포함하는 n채널 MOS 트랜지스터 Tn과 게이트 전극 Gp와 n형 반도체 기판(1)에 p-형 소스/드레인 영역 3p를 포함하는 p-채널 MOS 트랜지스터 Tp로 구성된다. 자동 정렬 실리사이드 처리에서, 게이트 저항, 접촉 저항및 분산 저항은 다결정 실리콘 게이트, 자동 정렬 수단으로 티타늄 또는 다른 고융해점 금속을 갖는 채널 스토퍼 4n, 4p 에 의해 감소되며 그 때 자리 정렬 수단으로 고융해점 금속 디실리사이드를 형성하기 위해 열처리를 전도시킨다.
다양한 회로 구조를 갖는 IC 회로에 있어서는, 예를 들어, 입력 보호 다이오드 또는 풀업(또는 풀다운) 저항과 같은 기능을 실현하도록, 근접한 목적에 따라, 전원 장치 전위(고전위VDD, 저전위VSS)에 상기 MOS(MIS) 트랜지스터 업 또는 다운의 게이트 전극을 풀하기 위한 실행을 빈번하게 수행한다. 이러한 경우에 있어서는, 전원 장치 턴-온 노이즈 서지 전압 또는 다른 그러한 노이즈에 의한 게이트 절연막 브레이크 다운을 방해하도록, 일반적으로 상당히 높은 저항값을 갖는 보호 저항을 통해 전원 전위로 게이트 전극에 접촉하기 위해 실행된다.
제5도에 상출된 C-MOS IC에 있어서, 상기 p-채널 MOS 트랜지스터 Tp 측면상의 보호 저항 구조는 p-채널 MOS 트랜지스터 Tp에 전기적으로 접촉된 알루미늄 와이어(5)를 포함하며 필드 산화막(6)의 접촉홀(6a)을 통해 채널 스토퍼(4n)에 전기적으로 접촉되어 이루어지며 상기 접촉홀(6a)로부터 격리된 위치에서 접촉홀(6b)을 통해 채널 스토퍼(4n)에 전도적으로 접촉되는 알루미늄 와이어(7)를 포함하며, 고전압 Vpp에 접촉되고, 결과적으로 제5b도에 도시와 같이 상기 채널 스토퍼(4n) 부분은 보호 저항 r1으로 구성되는 접촉홀(6a, 6b) 사이의 분산 영역에 의해 구성된다. 다른말로 하면, n-채널 MOS 트랜지스터 Tn 측면상의 보호 저항 구조는 p-채널 MOS 트랜지스터 Tn 게이트 전극 Gn에 전기적으로 접촉한 알루미늄 와이어(8)를 포함하며 펄드 산화막의 접촉홀(6c)을 통해 채널 스토퍼(4p)에 전도적 접촉으로 구성되며 접지 전위(저전위)Vss에 접촉되고 접촉홀(6c)로부터 격리된 위치에서 접촉홀(6d)을 통해 채널 스토퍼(4p)에 전도적으로 접촉된 알루미늄 와이어(9)를 포함하며,
결과적으로 실제 접촉홀(6c, 6d) 사이의 분산 영역에 의해 구성된 채널 스토퍼(4p) 부분은 보호 저항(r2)으로 구성된다.
따라서 p-채널 MOS 트랜지스터 Tp 게이트 전극 Gp는 보호 저항 r1을 통해 고전위 Vpp에 풀-업 접속되며, 반면 n-채널 MOS 트랜지스터 Tn의 게이트 전극 Gn은 보호 저항(r2)을 통해 접지 전압 Vss에 풀-다운 접속되며, 여기서 상승된 전원 노이즈가 보호 저항(r1, r2)에 의해 흡수된다.
제5B도에 도시와 같이, 자동 정렬 실리사이드 처리를 제공하는 처리에 따라 앞에서 상술된 IC에서, 상기 채널 스토퍼(4p, 4n)는 면상에 고융해점 금속 디실리사이드막(10)을 가지며, 소스/드레인 영역의 불순물 콘텐트를 갖고 레벨상에 대략 불순물 콘텐트를 가지는 분산 영역에 상당히 도프되는 것처럼 구성되며, 낮은 저항성을 가진다. 그럼에도 불구하고 높은 저항값을 갖기 위해 보호 저항 r1, r2용으로 양호하며, 그들은 실제로 분산 영역의 낮은 저항성 때문에 매우 낮은 저항을 갖는다. 따라서 게이트 절연막이 전원 공급 노이즈 또는 유사한 것에 의해 손상되는 위험성이 있다. 상기 자동 정렬 실리사이드 처리에 따른 게이트 전극의 게이트 브레이크다운 전압은 극단적으로 낮게되며, 큰 값으로 보호 저항의 저항을 셋하는 필요성이 있다.
상기 보호 저항 r1, r2의 저항이 상기 분산 저항 영역(접촉홀(6a, 6d)와 접촉홀(6b, 6c)사이의 거리가 증가)길이 증가에 의해 증가하면, 보호 저항 r1, r2의 크기가 증가하며, 더 양호한 특징과 더 높은 패킹 세기 실현을 목적으로 카운터를 런한다.
본 발명의 하나의 목적은 적어도 하나의 MIS 트랜지스터를 가지는 집적 회로 제공에 의해서 앞에서 상술된 문제를 극복하기 위함이며 상당히 큰 저항값을 갖는 분산 저항으로서 구성된 보호 저항은 상기 자동 정렬 실리사이드 처리에 의해 형성된 채널 스토퍼 또는 다른 낮은 저항성 분산 영역이 존재할 때 조차 실현되며, 여기서 게이트 절연막 브레이크 다운은 게이트 전극이 전원 공급 전위에 접속되는 경우에 억제된다.
집적 회로를 제공하는 본 발명의 목적을 달성하기 위해 MIS 트랜지스터의 게이트 전극은 보호 저항을 통해 전원 공급 전위에 접속되며, 상기 집적 회로는 반도체 기판 또는 반도체 기판내의 웰에서 형성된 제1 접촉 분산 영역을 구비하며 제1 접촉 분산 영역에서 격리된 위치에서 반도체 기판 또는 웰내에 형성된 제2 접촉 분산 영역과 전원 장치 전위에 접촉하여 구성되며, 게이트 전극과 전기적 접촉으로 구성되며, 상기 제1 및 제2 접촉 분산 영역사이의 웰 또는 반도체 기판 영역은 보호 저항의 저항 영역으로 구성된다.
일반적으로, 거기의 반도체 기판과 웰의 불순물 컨텐트는 낮으며, 결과적으로, 저항성은 높다. IC에서 상기 자동 정렬 실리사이드 처리가 공급되며, 예를들어, 상기 자동 정렬 실리사이드 처리에 따른 고융해점 금속 디실리사이드 막은 또한 상기 제1 및 제2 접촉 분산 영역의 면에 형성되며 결과적으로 상기 2 개의 접촉 분산 영역의 저항은 낮다. 바꿔말하면 거기에 형성된 반도체 기판과 웰은 고융해점 금속 디실리사이드 막을 가지고 그들의 면에 형성되지 않으며, 더구나, 상기 반도체 기판과 웰의 불순물 콘텐트는 낮다. 따라서 그들은 높은 저항성을 표시한다.
반면, 오옴 접촉으로서 배타적으로 사용하기 위해 형성된 분산 영역은 상기 제1 접촉 분산 영역으로서 사용되며, 또한 제1 접촉 분산 영역으로서 종래 채널 스토퍼 2 배를 가지는 것이 가능하다.
따라서 보호 저항의 저항 영역은 채널 스토퍼가 아니라 반도체 기판 또는 웰에서 형성되며, 여기서 불순물 컨텐트는 상당히 낮으며, 보호 저항의 저항값은 크다.
반면 자동 정렬 실리사이드 처리를 제공하는 IC에서 상기 채널 스토퍼 영역의 저항성은 고융해점 금속 디실리사이드 막 존재에 의해 현저하게 낮아지며, 본 발명은, 상당히 낮은 불순물 콘텐트를 가지는 반도체 기판 및 웰의 장점을 수행하며, 그곳의 면상에서 어떤 고융해점 금속 디실리사이드를 자유롭게 하며, 높은 저항값을 가진 보호 저항 제공을 가능하게 한다. 이는 게이트 전극막 브레이크 다운을 효과적으로 방해하는 수단이 되며, 본 발명은 신뢰성 있는 반도체 장치 향상을 위해 대다수 분포로 이루어진다.
상기 보호 저항의 영역은 특별하게 형성된 아일랜드-라이크 분산 영역이 아니라 언바운드된 반도체 기판 또는 웰의 보조 영역내에 거의 구성된다. 상기 보조 영역은 반도체 기판 또는 웰에 상당시 자유롭게 선택된다. 따라서 상기 보조 영역의 저항값은 그곳의 실제폭이 작을 때 상당히 크게되며, 상기 보호 저항의 저항 영역은 분산 영역사이에 샌드위치된 네로우 엠피티 공간으로 유리하게 구성된다. 상기 목적은 반대 단부에서 접촉 영역 준비용 공간을 안정하게 하는 것이 가능하게 하는한 달성된다.
상기 채널 스토퍼는 상기 제1 접촉 분산 영역으로서 사용되며, 모든 것은 종래의 구조를 제공하기 위해 필요하며 상기 반도체 기판 또는 웰에서 게이트 전극에 전기적 접촉을 이루는 제2 접촉 영역을 형성한다.
따라서 상기 같은 구조는 상기 제1 접촉 분산 영역과 채널 스토퍼 둘로서 제공되며, 상기 제2 접촉 분산 영역 형성으로 간주되는 자유를 증가시킨다.
상기 저항 구조 형성의 주된 양심은 상기 접촉 분산 영역으로 이루어진다는 것이다. 상기 부가적 접촉 분산 영역 형성은 오직 마스크 패턴으로의 변화를 요구하며 많은 처리 단계로 어떤 증가를 수반하지 않는다.
본 발명의 다른 특징은 도면을 참고로 한 명세서에 따라 나타난다.
본 발명은 첨부된 도면을 참고로 더욱 자세히 설명되어진다.
제1도및 제2도에 도시된 본 발명의 제1 실시예는 제조 처리시 자동 정렬 실리사이드 처리를 사용하여 제조된다. 상기 상술된 IC는 n형 반도체 기판(1)의 주면상에 분산에 의해 형성된 p-형 웰(2)을 가지며, 게이트 전극 Gp및 Gn 각각은 게이트 절연막(21)을 통해 n-형 반도체 기판(1)과 p-형 웰(2)에 형성되며, p-형 소스/드레인 영역 3p와 n-형 소스/드레인 영역 3n은 게이트 전극 Gp와 게이트 전극 Gn 마스킹에 의해 자동 정렬 수단으로 형성되며, 채널 스토퍼 4p는 기생 MOS를 억제하기 위해 p-형 웰(2)에 형성된 p-형 불순물을 가지고 상당히 도프되며 채널 스토퍼 4n은 래치-업을 억제하기 위해 n 형 반도체 기판(1)에 형성된 n형 불순물을 가지고 상당히 도프된다. 상기 자동 정렬 실리사이드 처리에 의해 형성된 게이트 전극 Gp, Gn은 TiSi2(티타늄 디실리사이드)와 같은 고융해점 금속 디실리사이드(23)막과 다결정 실리콘막(22)으로서 각각 구성되며, 고융해점 금속 디실리사이드(10)의 막은 소스/드레인 영역(3p, 3n), 채널 스토퍼(4p, 4n)및 다른 분산 영역의 면상에서 형성된다.
상기 p-채널 MOS 트랜지스터 Tp의 보호 저항 R1구조는 전원 전위 Vpp에 접속되고 접촉홀(24a)을 통해 채널 스토퍼 4n에 전도적으로 접촉된 알루미늄 와이어(24)를 구비하며, 접촉 영역(25)은 접촉홀(24a)로 부터 격리된 위치에서 반도체 기판(1)내에 형성된 n-형 불순물과 함께 상당히 도프되며, 알루미늄 와이어(26)는 접촉홀(26a)을 통해 접촉 영역(25)과 전도적으로 접촉되고 게이트 전극 Gp에 전기적으로 접속된다. 상기 보호 저항 R1의 저항 영역은 실제로 국부적이되며, 반도체 기판(1)의 언바운드 영역은 채널 스토퍼(4n)과 접촉 영역(25)사이에 샌드위치된다.
다른말로 하면, n-채널 MOS 트랜지스터 Tn의 보호 저항 R2구조는 접촉홀(27a)을 통해 채널 스토퍼(4p)에 전도적으로 접촉된 알루미늄 와이어(27)를 구비하며, 접지 전위 Vss에 접속되며, 접촉 영역(28)은 그로부터의 접촉홀(27a)로부터 격리된 위치에서 p형 웰(2)에 형성된 p-형 불순물과 함께 상당히 도프되며, 알루미늄 와이어(29)는 접촉홀(29a)을 통해 접촉 영역(28)에 전도적으로 접촉되며 게이트 전극(Gn)에 전기적으로 접속된다. 상기 보호 저항 R2의 저항 영역은 실제로 국부적이며, p-형 웰(2)의 언바운드 영역은 채널 스토퍼(4p)와 접촉 영역(28) 사이에 샌드위치된다.
반면 자동 정렬 실리사이드 처리에 따른 분산 영역의 면은 고용해점 금속 디실리사이드막(10)과 함께 형성되며, 고용해점 금속 디실리사이드막은 반도체 기판(1)의 면과 p형 웰(2)에 형성된다. 더구나, 상기 반도체 기판(1)과 p-형 웰(2)의 불순물 컨텐트는 채널 스토퍼(4n, 4p)의 불순물 보다 더욱 낮게 된다. 결과적으로, 상기 보호 저항 R1, R2는 큰 저항값을 표시한다.
이 큰 저항값 때문에, 상기 게이트 절연막(21)은 전원 턴-온 노이즈와 서지 전압으로 인해 브레이크 다운으로 부터 보호된다. 상기 접촉 영역(25, 28)이 형성되는 위치는 프리덤과 관련하여 선택된다. 상기 접촉 영역(25, 28) 자신이 작고 저항 영역이 반도체 기판(1)과 P-형 웰(2)의 국부 영역인 것처럼, 다른 말로하면 엠피티 공간을 사용하는 것이 가능하게 된다.
제조 처리시 IC는 이들 보호 저항을 가지며 소스/드레인(3p, 3n)으로서 동시에 접촉 영역(25, 28)과 채널 스토퍼(4p, 4n)를 형성하는 것이 가능하다. 따라서 다만 마스크 패턴을 수정하는 것을 만족시킨다.
본 발명에 따른 MIS 트랜지스터를 가지는 집적 회로의 제2 실시예는 제3도 및 제4도에 설명되어 있다.
상기 실시예에서, p-채널 MOS 트랜지스터 Tp의 게이트 전극 Gp는 보허 저항 R1을 통해 접지 전위 Vss와 접속되어 풀-다운되며 n-채널 MOS 트랜지스터 Tn의 게이트 Gn은 보호 저항 R'2을 통해 전원 공급 전위 Vpp에 접속된다.
상기 p-채널 MOS 트랜지스터 Tp의 보호 저항 R'1구조는 접촉홀(34a)을 통해 채널 스토퍼(4p)에 전도적으로 접속된 알루미늄 와이어(34)를 구비하며 접지 전위 Vss에 접속되고 접촉 영역(35)은 접촉홀(34a)로부터 격리된 위치에서 p-형 웰(2)로 형성된 p-형 불순물과 함께 상당히 도프되며, 알루미늄 와이어(36)는 접촉홀(36a)을 통해 접촉 영역(35)에 전도적으로 접촉되고 게이트 전극 Gp에 전기적으로 접속된다. 상기 보호 저항 R'1의 저항 영역은 실제로 국부적이며, 상기 채널 스토퍼(4p)와 접촉 영역(35)사이에 샌드위치된 p-형 웰(2)영역을 언바운드 한다.
다른말로 하면, 상기 n-채널 MOS 트랜지스터 Tn의 보호 저항 R'2구조는 접촉홀(37a)을 통해 채널 스토퍼(4n)에 전도적으로 접촉된 알루미늄 와이어(37)를 구비하며 전원 전위 Vpp에 접속되고, 접촉 영역(38)은 접촉홀(37a)로부터 격리된 위치에서 반도체 기판(1)에 형성된 n-형 불순물과 함께 상당히 도프되며, 알루미늄 와이어(39)는 접촉홀(39a)을 통해 접촉 영역(38)과 전도적으로 접촉되며 게이트 전극 Gn과 전기적으로 접속된다. 상기 보호 저항 R'2의 저항 영역은 실제로 국부적이며, 상기 채널 스토퍼(4n)와 다른 접촉 영역(38)사이에 샌드위치된 반도체 기판(1) 영역을 언바운드 한다.
본 발명의 제1 실시예와 유사하게, 상기 제2 실시예에 따른 게이트 입력 보호 저항 R'1, R'2구조는 상기 IC가 자동 정렬 실리사이드 처리를 사용하여 제조되는 것에 불구하고 상기 반도체 기판(1)과 p-형 웰(2)의 불순물 컨텐트가 로우라는 사실의 장점을 수행한다. 따라서 높은 저항값은 보호 저항 R'1, R'2용으로 설정되며, 상기 게이트 절연막은 브레이크 다운으로 부터 효율적으로 보호된다.
앞의 상술에서 명백히 나타난 것처럼, 본 발명은 MIS 트랜지스터 게이트 전극이 보호 저항을 통해 전원 공급 전위에 접속된 집적 회로에 관한 것으로 특히 상기 보호 저항이 반도체 기판 또는 웰네의 아일랜드-라이크 분산 영역으로서 형성된 분산 저항만큼 구성되는 것이 아니라 실제로 상기 반도체 기판 또는 웰내의 비바운드된 국부 영역에 의해 구성된다. 상기 구조의 결과로, 본 발명에 따른 IC는 아래에 따른 효과를 표시한다.
① 상기 보호 저항은 상당히 낮은 저항성 반도체 기판 또는 웰내의 국부 영역에 의해 구성되며, 높은값으로 보호 저항의 저항값을 설정하는 것이 가능하다. 특히, 분산 영역의 저항을 낮추는 자동 정렬 실리사이드 처리와 같은 처리를 사용하여 제조된 IC에서 조차도 가능하며 보호 저항을 제공하기 위해 상기는 감소된 저항값으로는 충분하지 않다. 따라서 적당히 큰 저항값으로 보호 저항을 인식하는 것이 가능하며, 전원 장치 노이즈 또는 유사한 것에 의한 브레이크 다운으로부터 게이트 절연막을 보호하는 것이 가능하다. 반면 자동 정렬 실리사이드 처리를 사용하여 제조된 게이트 전극은 극단적으로 낮은 브레이크 다운 전압을 가지며, 앞서 상술된 구조는 브레이크 다운으로부터 게이트를 보호하기 위해 충분히 높은 저항값을 설정하는 것을 가능하게 만든다.
② 여기서 채널 스토퍼는 제1 접촉 영역으로서 제공되며, 다른 말로 하면 상기 영역은 제공된 보호 저항전극중 하나에 대해 배타적으로 사용되며, 따라서 사이즈 감소와 높은 패킹 세기에 대해 분포한다. 상기 제2 접촉 영역에 대해서 단일 접촉홀이 형성되는 영역을 보호하는 것이 충분하며 다만 상기 접촉홀 위치는 상기 제1 접촉홀 위치에서 격리하는 것이 필요하며, 전에 상술된 위치에서 엠피티 공간을 사용하는 제2 접촉 영역보다 상당히 더욱 자유롭다.
③ 제조 처리의 단계에서 IC는 증가하지 않으며 상기 제1및 제2 접촉 영역은 소스/드레인을 형성하기 위한 단계를 사용하여 형성된다.
④ 매년 미세한 성분 특징에 의해 가능하게 구성되는 상당히 높은 패킹 세기를 가진 IC를 요구할지라도, 성분 사이즈 감소는 성분 전류 전도 용량 감소 효과를 가지며, 교대로 감소되는 동작 속도를 유도한다. 상기 자동 정렬 실리사이드 처리를 사용하여 제조된 IC는 미래 요구에 대해 적당하며 따라서 그들은 접촉 저항을 낮추고 분산 저항은 미세한 특징을 가질 때 조차도 높은 동작 속도를 표시하기 위해 그들을 인에이블 한다.
여기서 IC는 게이트 전극이 전원 공급 전위에 접속 되도록 하기 위해 구성되며, 그러므로 그것의 성분은 풀업 또는 풀다운 저항이 특징 사이즈 감소와 자동 정렬 실리사이드 처리 응용에 의해 감소되는 것에 비례하여 브레이크 다운에 민감하게 된다. 본 발명에 따른 배열이 제공될 때, 따라서, 노이즈와 서지 전압으로부터 브레이크 다운에 따라 높은 저항을 갖는 IC를 실현하는 것이 가능해진다. 상기 효과는 본 발명이 마이크로프로세서와 메모리 장치에 공급될 때 특히 현저하게 된다.

Claims (9)

  1. 게이트 전극이 보호 저항을 통해 전원 전위에 접속되어 있는 적어도 하나의 MIS 트랜지스터를 가지는 집적 회로로서, 반도체 기판 또는 반도체 기판의 웰에 형성되어 전원 전위에 접촉되는 제1 접촉 분산 영역과 상기 제1 접촉 분산 영역에서 격리된 위치에 있는 반도체 기판 또는 웰에 형성되어 게이트 전극에 전기적으로 접촉되는 제2 접촉 분산 영역을 포함하며, 실제로 상기 제1및 제2 접촉 분산 영역사이의 반도체 기판 또는 웰은 보호 저항의 저항 영역을 구성하는 직접회로.
  2. 제1항에 있어서, 상기 제1및 제2 접촉 분산 영역의 면은 MIS 트랜지스터에 대한 자동 정렬 실리사이드 처리에 의해 금속 실리사이드막으로 형성되는 집적회로.
  3. 제1항 또는 제2항에 있어, 상기 제1 접촉 분산 영역은 채널 스토퍼인 집적회로.
  4. MIS 트랜지스터중 하나는 제1 전도형이고 다른 것은 제2 전도형 MIS 트랜지스터이며, 상기 2개의 MIS 트랜지스터의 게이트 전극은 보호 저항을 통해 전원 전위에 전기적으로 접속되는 MIS 트랜지스터를 갖는 집적 회로로서, 제1 전도형 반도체 기판에 형성되어 전원 전위에 접촉되는 제1 전도형 제1 접촉 분산 영역과, 상기 반도체 기판의 제2 전도형 웰에 형성되어 전원 전위에 접촉되는 제2 전도형 제1 접촉 분산 영역과, 상기 제1 접촉 분산 영역에서 격리된 위치에 있는 반도체 기판에 형성되어 상기 제2 전도형 MIS 트랜지스터의 게이트 전극에 전기적으로 접촉되는 제1 전도형 제2 접촉 분산 영역과 상기 제1 접촉 분산 영역에서 격리된 위치에 있는 웰에 형성되어 제1 전도형 MIS 트랜지스터의 게이트 전극에 전기적으로 접촉되는 제2 전도형 제2 커넥터 분산 영역을 포함하며, 상기 제2 전도형 제1 및 제2 접촉 분산 영역사이의 웰 영역은 실제로 상기 제1 전도형 MIS 트랜지스터의 게이트 전극에 접속된 보호 저항의 저항 영역을 구성하며 상기 제1 전도형 제1및 제2 접촉 분산 영역사이의 반도체 기판 영역은 실제로 상기 제2 전도형 MIS 트랜지스터의 게이트 전극에 접속된 보호 저항의 저항 영역을 구성하는 집적 회로.
  5. MIS 트랜지스터중 하나는 제1 도형이며 다른 하나는 제2 전도형 MIS 트랜지스터이고, 상기 2개의 MIS 트랜지스터의 게이트 전극은 보호 저항을 통해 전원 전위에 전기적으로 접속되는 MIS 트랜지스터를 갖는 집적 회로로서, 제1 전도형 반도체 기판에 형성되어 전원 전위에 접촉되는 제1 전도형 제1 접촉 분산 영역과, 반도체 기판의 제2 전도형 웰에 형성되어 전원 전위에 접촉되어 제2 전도형 제1 접촉 영역과, 상기 제1 접촉 분산 영역에서 격리된 위치에 있는 반도체 기판 내에 형성되어 상기 제1 전도형 MIS 트랜지스터 게이트 전극에 전기적으로 접속되는 제1 전도형 제2 접촉 분산 영역과 상기 제1 접촉 분산 영역에서 격리된 위치에 있는 웰에 형성되어 상기 제2 전도형 MIS 트랜지스터 게이트 전극에 전기적으로 접촉되는 제2 전도형 제2 커넥터 분산 영역을 포함하며, 상기 제1 전도형 제1 및 제2 접촉 분산 영역 사이의 웰 영역은 실제로 상기 제1 전도형 MIS 트랜지스터 게이트 전극에 접속된 보호 저항의 저항 영역을 구성하며 상기 제2 전도형 제1및 제2 접촉 분산 영역 사이의 반도체 기판 영역은 상기 제2 전도형 MIS 트랜지스터 게이트 전극에 접속된 보호 저항의 저항 영역을 구성하는 집적 회로.
  6. 제4항에 있어서, 상기 제1및 제2접촉 분산 영역면은 MIS 트랜지스터에 대해 자동 정렬 실리사이드 처리에 의해 금속 실리사이드 막으로 형성되는 집적 회로.
  7. 제4항 또는 제6항에 있어서, 상기 제1및 제2 접촉 분산 영역은 채널 스토퍼인 집적 회로.
  8. 제5항에 있어서, 상기 제1및 제2 접촉 붑산 영역면은 MIS 트랜지스터에 대해 자동 정렬 실리사이드 처리에 의해 금속 실리사이드 막으로 형성되는 집적 회로.
  9. 제5항 또는 제8항에 있어서, 상기 제1및 제2 접촉 분산 영역은 채널 스토퍼인 집적회로.
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