KR0168151B1 - 플래쉬 이이피롬 셀 구조 및 그 제조방법 - Google Patents

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Abstract

본 발명은 플래쉬 이이피롬 셀 구조 및 그 조제방법이 개시된다.
본 발명의 플래쉬 이이피롬 셀은 실리콘 기판의 표면에 형성된 드레인 접합부; 드레인 접합부와 일정간격 이격되어 실리콘 기판내부에 매몰형태로 형성된 소오스 접합부; 소오스 접합부상에 형성된 두꺼운 산화막; 두꺼운 산화막으로부터 드레인 접합부쪽으로 연장되도록 실리콘 기판상에 형성된 얇은 제1산화막; 제1산화막의 상부와 두꺼운 산화막의 일부 상부에 걸쳐지도록 형성된 플로팅 게이트; 두꺼운 산화막상부에서 플로팅 게이트의 측부에 스페이서 형태로 형성된 소거 게이트; 두꺼운 산화막으로 부터 연장되어 플로팅 게이트와 소거 게이트사이에 형성된 제2산화막; 두꺼운 산화막, 제1산화막 및 제2산화막 각각에 연결되면서 플로팅 게이트, 소거 게이트 및 실리콘 기판 각각의 노출된 전체상부에 형성된 층간 절연막; 및 층간 절연막상에 형성된 컨트롤 게이트로 구성된다.
따라서, 본 발명은 소거 동작시 채널에서 발생되는 터널 산화막의 특성 악화를 방지할 수 있으며, 소오스 접합부의 구조를 DDD형태로 했을 경우에 발생할 수 있는 과잉소거를 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.

Description

플래쉬 이이피롬 셀 구조 및 그 제조방법
제1 및 2도는 종래 스택 구조의 플래쉬 이이피롬 셀 단면도.
제3a 내지 3j도는 본 발명에 의한 플래쉬 이이피롬 셀 제조방법을 설명하기 위해 도시한 소자의 단면도.
제4a 및 4b도는 본 발명의 플래쉬 이이피롬 셀의 동작 상태도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 제1포토레지스트 패턴
13 : 제1고농도 이온영역 14 : 제1산화막
14A : 두꺼운 산화막 15 : 제1폴리실리콘층
16 : 층간 절연막 16A : 하부 산화막
16B : 질화막 16C : 상부 산화막
17 : 제2포토레지스트 패턴 18 : 홈
19 : 제2산화막 20 : 제2폴리실리콘층
21 : 제3포토레지스트 패턴 22 : 이온영역
23 : 제4포토레지스트 패턴 24 : 제2고농도 이온영역
25 : 제3폴리실리콘층 130 : 소오스 접합부
150 : 플로팅 게이트 200 : 소거 게이트
220 : 실렉트 채널 영역 240 : 드레인 접합부
250 : 컨트롤 게이트
본 발명은 전기적인 프로그램 및 소거 기능을 갖는 플래쉬 이이피롬 셀 구조 및 그 제조방법에 관한 것으로, 특히 소거 게이트가 구성된 플래쉬 이이피롬 셀 구조 및 그 제조방법에 관한 것이다.
일반적으로 플래쉬 이이피롬 셀은 전기적인 프로그램 및 소거 기능을 갖는다. 플래쉬 이이피롬 셀에서 전기적인 소거시 터널 산화막이 손상되거나 과잉 소거(over erase)되는 문제가 발생될 우려가 높다. 이를 첨부된 제1 및 2도를 참조하여 설명하면 다음과 같다.
제1도는 일반적인 스택구조의 플래쉬 이이피롬 셀의 단면도이다.
실리콘 기판(1)상에 터널 산화막(2), 플로팅 게이트(3), 층간 절연막(4) 및 컨트롤 게이트(5)가 스택구조로 형성되고, 스택구조 양측의 실리콘 기판(1)에 소오스 접합부(6) 및 드레인 접합부(7)가 각각 형성된다.
플로팅 게이트(3)에 저장된 정보를 소거하기 위하여, 소자에 고전압을 인가한다. 고전압에 의해 터널 산화막(2)에는 높은 전기장이 발생하게 된다. 이 전기장으로 인해 플로팅 게이트(3)와 겹쳐져 있는 소오스 접합부(6)에는 밴드-투-밴드(band-to-band) 터널링에 의해 1차 캐리어가 발생된다. 발생된 1차 캐리어는 소오스 접합부(6)에서의 높은 전기장에 의해 에너지를 얻게 되므로, 이로인하여 2차 캐리어가 발생하면서 터널 산화막을 손상시키는 결과를 가져온다.
터널 산화막을 손상시키는 일차적 요인은 밴드-투-밴드 터널링과 이차적인 요인인 소오스 접합에서의 전기장을 약화시키기 위해 소오스 접합부 구조를 DDD(Double Diffused Drain)형태한 플래쉬 이이피롬 셀이 제2도에 도시된다.
제2도는 소오스 접합부의 구조가 DDD형태인 일반적인 스택구조의 플래쉬 이이피롬 셀의 단면도이다.
제2도의 도시된 플래쉬 이이피롬 셀의 구조는 제1도에 도시된 플래쉬 이이피롬 셀의 구조와 동일하되, 단지 소오스 접합부(6)가 저농도 불순물 영역(6A)과 고농도 불순물 영역(6B)으로 된 DDD형태인 것이 다르다.
그러나, 이러한 구조에서는 소오스 접합부(6)와 중첩되는 부분의 터널 산화막(2) 특성에 따라 과잉소거되는 결점과 신뢰성에서의 취약점이 여전히 존재하고 있다.
따라서, 본 발명은 플래쉬 이이피롬 셀에서 전기적인 소거시 발생되는 문제점을 해결하기 위하여 별도의 소거 게이트가 구성된 플래쉬 이이피롬 셀 구조 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 소거 동작시 채널에서 발생되는 터널 산화막의 특성 악화를 방지하여 소자의 신뢰성을 향상시킬 수 있는 플래쉬 이이피롬 셀 구조 및 그 제조방법을 제공함에 있다.
본 발명의 또다른 목적은 소오스 접합부의 구조를 DDD형태로 했을 경우에 발생할 수 있는 과잉소거를 방지하여 소자의 신뢰성을 향상시킬 수 있는 플래쉬 이이피롬 셀 구조 및 그 제조방법을 제공함에 있다.
이러한 목적들을 달성하기 위한 본 발명의 플래쉬 이이피롬 셀 구조는 실리콘 기판의 표면에 형성된 드레인 접합부; 상기 드레인 접합부와 일정간격 이격되어 상기 실리콘 기판내부에 매몰형태로 형성된 소오스 접합부; 상기 소오스 접합부상에 형성된 두꺼운 산화막; 상기 두꺼운 산화막으로부터 상기 드레인 접합부쪽으로 연장되도록 상기 실리콘 기판상에 형성된 얇은 제1산화막; 상기 제1산화막의 상부와 상기 두꺼운 산화막의 일부 상부에 걸쳐지도록 형성된 플로팅 게이트; 상기 두꺼운 산화막상부에서 상기 플로팅 게이트의 측부에 스페이서 형태로 형성된 소거 게이트; 상기 두꺼운 산화막으로부터 연장되어 상기 플로팅 게이트와 상기 소거 게이트사이에 형성된 제2산화막; 상기 두꺼운 산화막, 제1산화막 및 제2산화막 각각에 연결되면서 상기 플로팅 게이트, 소거 게이트 및 실리콘 기판 각각의 노출된 전체상부에 형성된 층간 절연막; 및 상기 층간 절연막상에 형성된 컨트롤 게이트로 구성된 것을 특징으로 한다.
이러한 목적들을 달성하기 위한 본 발명의 플래쉬 이이피롬 셀 제조방법은 셀의 소오스 접합부 형성지역을 확정하는 마스크 작업 및 이온주입공정에 의해 실리콘 기판의 노출된 부분에 제1고농도 이온영역이 형성되는 단계; 상기 실리콘 기판표면에 제1산화막 및 두꺼운 산화막이 산화공정에 의해 동시에 형성되며, 이때 상기 산화공정시 공정온도에 의해 상기 제1고농도 이온영역의 이온이 활성화되어 상기 두꺼운 산화막 하부에 매몰형태의 소오스 접합부가 형성되는 단계; 상기 제1산화막 및 상기 두꺼운 산화막으로 된 전체상부에 제1폴리실리콘층, 하부 산화막 및 질화막이 순차적으로 형성되는 단계; 플로팅 게이트 형성지역과 소거 게이트 형성지역을 확정하는 마스크 작업 및 식각공정으로 상기 질화막, 하부 산화막 및 제1폴리실리콘층의 노출된 부분이 순차적으로 식각되므로, 이로인하여 플로팅 게이트의 일측이 확정되고, 일부분이 노출되는 상기 두꺼운 산화막이 소거 게이트 형성지역이 되는 단계; 상기 노출된 두꺼운 산화막을 식각공정으로 일정깊이 식각하여 상기 두꺼운 산화막에 홈이 형성되는 단계; 플로팅 게이트의 일측을 확정하는 상기 제1폴리실리콘층의 식각면에 제2산화막이 형성되는 단계; 상기 공정의 결과로 된 전체구조상에 제2폴리실리콘층이 형성되는 단계; 상기 제2폴리실리콘층을 식각하여 상기 제2산화막상에 스페이서 형태의 소거 게이트가 형성되는 단계; 실렉트 채널 형성지역과 드레인 접합부 형성지역을 확정하는 마스크 작업 및 식각공정으로 상기 질화막, 하부 산화막 및 제1폴리실리콘층의 노출된 부분이 순차적으로 식각되므로, 이로인하여 제1폴리실리콘층으로 된 플로팅 게이트가 형성되는 단계; 실렉트 채널 형성지역과 드레인 접합부 형성지역을 확정하는 마스크작업 및 이온주입공정에 의해 상기 실리콘 기판의 노출된 부분에 이온영역이 형성되는 단계; 드레인 접합부 형성지역을 확정하는 마스크 작업 및 이온주입공정에 의해 상기 실리콘 기판의 노출된 부분에 제2고농도 이온영역이 형성되는 단계; 상기 공정의 결과로 된 전체구조상에 상부 산화막이 형성되며, 이때 상기 제2고농도 이온영역의 이온이 활성화되어 드레인 접합부가 형성되는 단계; 및 상기 상부 산화막상에 제3폴리실리콘층을 형성한 후, 컨트롤 게이트 형성지역을 확정하는 마스크 작업 및 식각공정으로 상기 제3폴리실리콘층을 식각하여 컨트롤 게이트가 형성되는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제3a 내지 3j도는 본 발명에 의한 플래쉬 이이피롬 셀 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
제3a도를 참조하면, 소자 분리공정후, 소오스 접합부 형성지역을 확정하는 제1포토레지스트 패턴(12)은 실리콘 기판(11)상에 형성된다. 제1포토레지스트 패턴(12)을 이온주입 마스크로 한 고농도 이온주입 공정에 의해 소오스 접합부 형성지역의 실리콘 기판(11)에 제1고농도 이온영역(13)이 형성된다. 제1고농도 이온영역(13)은 N형의 이온으로 이루어진다.
제3b도는 제1포토레지스트 패턴(12)을 제거한 후, 산화공정을 실시하므로, 이로인하여 실리콘 기판(11)표면에 제1산화막(14) 및 두꺼운 산화막(14A)이 동시에 형성되고, 또한 산화공정시 공정온도에 의해 제1고농도 이온영역(13)의 이온이 활성화되어 두꺼운 산화막(14A) 하부에 매몰형태의 소오스 접합부(130)가 형성된 것이 도시된다.
산화공정은 실리콘 기판(11)표면에 200 내지 300Å두께의 제1산화막(14)이 성장되도록 습식 또는 건식법으로 실시된다. 제1산화막(14)이 200 내지 300Å의 두께로 성장될 동안 제1고농도 이온영역(13)이 형성된 실리콘 기판(11)표면에는 4000 내지 6000Å의 두께로 산화막(14A)이 성장된다. 이와같이 제1고농도 이온영역(13)에서 두꺼운 산화막(14A)이 성장되는 것은 실리콘 기판(11)에 불순물의 농도가 높을수록 산화가 빨리 일어나는 특성이 있기 때문이다.
제1산화막(14)은 실리콘 기판(11)과 추후 형성될 플로팅 게이트간을 전기적으로 절연시키며, 셀의 프로그램 동작시 실리콘 기판(11)과 플로팅 게이트사이에서 전자가 이동되는 터널 산화막으로 사용된다.
제3c도를 참조하면, 제1폴리실리콘층(15)은 제1산화막(14) 및 두꺼운 산화막(14A)상에 형성된다. 하부 산화막(16A)은 제1폴리실리콘층(15)상에 50 내지 150Å의 두께로 형성된다. 질화막(16B)은 하부 산화막(16A)상에 100 내지 200Å의 두께로 형성된다.
제3d도를 참조하면, 플로팅 게이트 형성지역과 소거 게이트 형성지역을 확정하는 제2포토레지스트 패턴(17)은 질화막(16B)상에 형성된다. 제2포토레지스트 패턴(17)을 식각 마스크로 한 식각공정에 의해 질화막(16B), 하부 산화막(16A) 및 제1폴리실리콘층(15)이 순차적으로 식각된다. 제1폴리실리콘층(15)은 상기의 식각공정에 의해 플로팅 게이트의 일측이 확정된다. 제1폴리실리콘층(15)이 식각됨에 의해 일부분이 노출되는 두꺼운 산화막(14A)은 추후 소거 게이트 형성지역이 된다.
제3e도는 제2포토레지스트 패턴(17)을 제거한 후, 식각공정으로 두꺼운 산화막(14A)의 노출부분을 1000 내지 2000Å의 두께로 제거하여 홈(18)이 형성된 것이 도시된다. 결국, 식각공정에 의해 남게되는 두꺼운 산화막(14A)의 두께는 2000 내지 4000Å의 두께가 되도록 한다. 홈(18)을 형성하기 위한 식각공정은 습식 또는 건식법으로 실시된다.
한편, 두꺼운 산화막(14A)의 노출부분을 일정두께 제거하는 공정없이 후속공정을 실시할 수도 있다.
제3f도를 참조하면, 열산화공정에 의해 제1폴리실리콘층(15)의 노출된 부분에 50 내지 100Å두께의 제2산화막(19)이 형성된다. 제2산화막(19)은 추후 형성될 플로팅 게이트와 소거 게이트간을 전기적으로 절연시키며, 셀의 소거 동작시 플로팅 게이트와 소거 게이트사이에서 전자가 이동되는 터널 산화막으로 사용된다. 제2폴리실리콘층(20)은 홈(18)을 포함한 제2산화막(19) 및 질화막(16B)상에 전체적으로 형성된다.
제3g도는 제2폴리실리콘층(20)을 블랭켓 식각공정으로 식각하여 제1폴리실리콘층(15)의 식각면을 따라 제2산화막(19)상에 스페이서형태의 소거 게이트(200)가 형성된 것이 도시된다.
제3h도를 참조하면, 실렉트 채널 형성지역과 드레인 접합부 형성지역을 확정하는 제3포토레지스트 패턴(21)은 홈(18)을 포함한 소거 게이트(200) 및 질화막(16B)상에 형성된다. 제3포토레지스트 패턴(21)을 식각마스크로 한 식각공정에 의해 질화막(16B), 하부 산화막(16A) 및 제1폴리실리콘층(15)이 순차적으로 식각된다. 제1폴리실리콘층(15)은 상기의 식각공정에 의해 플로팅 게이트의 다른 측면이 확정되므로인하여 셀의 플로팅 게이트(150)가 형성된다. 실렉트 채널의 문턱전압을 조절하기 위하여, 다시 제3포토레지스트 패턴(21)을 이온주입 마스크로 한 이온주입 공정에 의해 실렉트 채널 형성지역과 드레인 접합부 형성지역의 실리콘 기판(11)에 이온영역(22)이 형성된다. 이온영역(22)은 P형의 이온으로 이루어진다.
제3i도를 참조하면, 제3포토레지스트 패턴(21)은 제거된다. 드레인 접합부 형성지역을 확정하는 제4포토레지스트 패턴(23)은 홈(18)을 포함한 소거 게이트(200), 질화막(16B) 및 실렉트 채널 형성지역의 실리콘 기판(11)상에 형성된다. 제4포토레지스트 패턴(23)을 이온주입 마스크로 한 고농도 이온주입 공정에 의해 드레인 접합부 형성지역의 실리콘 기판(11)에 제2고농도 이온영역(24)이 형성된다. 제2고농도 이온영역(24)은 N형의 이온으로 이루어진다.
제3j도를 참조하면, 제4포토레지스틀 패턴(23)은 제거된다. 상부 산화막(16C)은 홈(18)을 포함한 소거 게이트(200), 질화막(16B), 실렉트 채널 형성지역의 실리콘 기판(11) 및 드레인 접합부 형성지역의 실리콘 기판(11)상에 전체적으로 형성된다. 상부 산화막(16C)형성공정시 공정온도에 의해 제2고농도 이온영역(24)과 이온영역(22)의 이온이 활성화되어 실리콘 기판(11)의 표면부에 드레인 접합부(240)와 실렉트 채널 영역(220)이 각각 형성된다. 제3폴리실리콘층(25)은 상부 산화막(16C)상에 형성되며, 마스크 및 식각공정으로 제3폴리실리콘층(25)의 소정부분을 식각하여 셀의 컨트롤 게이트(250)가 형성된다. 상부 산화막(16C)은 실렉트 채널 영역(220)과 드레인 접합부(240)가 포함된 실리콘 기판(11)과 컨트롤 게이트(250)사이, 컨트롤 게이트(250)와 플로팅 게이트(150)사이 및 컨트롤 게이트(250)와 소거 게이트(200)사이를 전기적으로 절연되게 한다. 그리고 질화막(16B)상에 상부 산화막(16C)이 형성되므로 하부 산화막(16A)과 함께 ONO구조의 층간 절연막(16)이 형성된다.
제4a 및 제4b도는 본 발명의 플래쉬 이이피롬 셀의 프로그램 및 소거시의 동작 특성을 나타낸 것으로, 제4a도는 프로그램시 전자의 이동을 도시한 단면도이고, 제4b도는 소거시의 전자 이동을 도시한 단면도이다.
본 발명의 플래쉬 이이피롬 셀은 실리콘 기판(11)의 표면에 드레인 접합부(240)가 형성되고, 드레인 접합부(240)와 일정간격 이격되어 실리콘 기판(11)내부에 매몰형태의 소오스 접합부(130)가 형성되고, 소오스 접합부(130)상에 두꺼운 산화막(14A)이 형성되고, 두꺼운 산화막(14A)으로부터 드레인 접합부(240)쪽으로 연장되도록 실리콘 기판(11)상에 제1산화막(14)이 형성되고, 제1산화막(14)의 상부와 두꺼운 산화막(14A)의 일부 상부에 걸쳐지도록 플로팅 게이트(150)가 형성되고, 두꺼운 산화막(14A)상부에서 플로팅 게이트(150)의 측부에 스페이서 형태의 소거 게이트(200)가 형성되고, 두꺼운 산화막(14A)으로부터 연장되어 플로팅 게이트(150)와 소거 게이트(200)사이에 제2산화막(19)이 형성되고, 두꺼운 산화막(14A), 제1산화막(14) 및 제2산화막(19) 각각에 연결되면서 플로팅 게이트(150), 소거 게이트(200) 및 실리콘 기판(11) 각각의 노출된 전체상부에 층간 절연막(16)이 형성되고, 층간 절연막(16)상에 컨트롤 게이트(250)가 형성되어 구성된다.
제4a도를 참조하면, 실리콘 기판(11)과 드레인 접합부(240)를 접지시키고, 셀의 소오스 접합부(130)에 5 내지 7V의 전압을 인가한 후, 컨트롤 게이트(250)에 약 12V의 고전압을 인가하면 소오스 접합부(130)와 플로팅 게이트(150)사이의 실리콘 기판(11)에서 열 전자(hot electron)가 발생되고, 이 전자가 제1산화막(14)을 통해 플로팅 게이트(150)로 이동되어 셀의 프로그램이 이루어진다. 이때 소거 게이트(200)는 플로트(float)상태로 두거나 접지상태로 두어 셀의 프로그램 상태를 보호하게 된다.
제4b도를 참조하면, 실리콘 기판(11), 소오스 접합부(130), 드레인 접합부(240) 및 컨트롤 게이트(250)를 접지시킨 후, 소거 게이트(200)에 약 12V의 고전압을 인가하면 소거 게이트(250)와 플로팅 게이트(150)간의 국부적인 높은 전기장에 의해 플로팅 게이트(150)에 저장되었던 전자가 제2산화막(19)을 통해 소거 게이트(200)로 이동되어 셀의 소거가 이루어진다.
상술한 바와같이 본 발명의 플래쉬 이이피롬 셀은 소거 동작시 채널에서 발생되는 터널 산화막의 특성 악화를 방지할 수 있으며, 소오스 접합부의 구조를 DDD형태로 했을 경우에 발생할 수 있는 과잉소거를 방지할 수 있는 소자의 신뢰성을 향상시킬 수 있다.

Claims (17)

  1. 실리콘 기판의 표면에 형성된 드레인 접합부; 상기 드레인 접합부와 일정간격 이격되어 상기 실리콘 기판내부에 매몰형태로 형성된 소오스 접합부; 상기 소오스 접합부상에 형성된 두꺼운 산화막; 상기 두꺼운 산화막으로부터 상기 드레인 접합부쪽으로 연장되도록 상기 실리콘 기판상에 형성된 얇은 제1산화막; 상기 제1산화막의 상부와 상기 두꺼운 산화막의 일부 상부에 걸쳐지도록 형성된 플로팅 게이트; 상기 두꺼운 산화막상부에서 상기 플로팅 게이트의 측부에 스페이서 형태로 형성된 소거 게이트; 상기 두꺼운 산화막으로부터 연장되어 상기 플로팅 게이트와 상기 소거 게이트사이에 형성된 제2산화막; 상기 두꺼운 산화막, 제1산화막 및 제2산화막각각에 연결되면서 상기 플로팅 게이트, 소거 게이트 및 실리콘 기판 각각의 노출된 전체상부에 형성된 층간 절연막; 및 상기 층간 절연막상에 형성된 컨트롤 게이트로 구성된 것을 특징으로 하는 플래쉬 이이피롬 셀 구조.
  2. 제1항에 있어서, 상기 제1산화막은 200 내지 300Å의 두께인 것을 특징으로 하는 플래쉬 이이피롬 셀 구조.
  3. 제1항에 있어서, 상기 두꺼운 산화막은 2000 내지 4000Å의 두께인 것을 특징으로 하는 플래쉬 이이피롬 셀 구조.
  4. 제1항에 있어서, 상기 제2산화막은 50 내지 100Å의 두께인 것을 특징으로 하는 플래쉬 이이피롬 셀 구조.
  5. 제1항에 있어서, 상기 층간 절연막은 ONO구조인 것을 특징으로 하는 플래쉬 이이피롬 셀 구조.
  6. 플래쉬 이이피롬 셀 제조방법에 있어서, 셀의 소오스 접합부 형성지역을 확정하는 마스크 작업 및 이온주입공정에 의해 실리콘 기판의 노출된 부분에 제1고농도 이온영역이 형성되는 단계; 상기 실리콘 기판표면에 제1산화막 및 두꺼운 산화막이 산화공정에 의해 동시 형성되며, 이때 상기 산화공정시 공정온도에 의해 상기 제1고농도 이온영역의 이온이 활성화되어 상기 두꺼운 산화막 하부에 매몰형태의 소오스 접합부가 형성되는 단계; 상기 제1산화막 및 상기 두꺼운 산화막으로 된 전체상부에 제1폴리실리콘층, 하부 산화막 및 질화막이 순차적으로 형성되는 단계; 플로팅 게이트 형성지역과 소거 게이트 형성지역을 확정하는 마스크 작업 및 식각공정으로 상기 질화막, 하부 산화막 및 제1폴리실리콘층의 노출된 부분이 순차적으로 식각되므로, 이로인하여 플로팅 게이트의 일측이 확정되고, 일부분이 노출되는 상기 두꺼운 산화막이 소거 게이트 형성지역이 되는 단계; 상기 노출된 두꺼운 산화막을 식각공정으로 일정깊이 식각하여 상기 두꺼운 산화막에 홈이 형성되는 단계; 플로팅 게이트의 일측을 확정하는 상기 제1폴리실리콘층의 식각면에 제2산화막이 형성되는 단계; 상기 공정의 결과로 된 전체구조상에 제2폴리실리콘층이 형성되는 단계; 상기 제2폴리실리콘층을 식각하여 상기 제2산화막상에 스페이서 형태의 소거 게이트가 형성되는 단계; 실렉트 채널 형성지역과 드레인 접합부 형성지역을 확정하는 마스크 작업 및 식각공정으로 상기 질화막, 하부 산화막 및 제1폴리실리콘층의 노출된 부분이 순차적으로 식각되므로, 이로인하여 제1폴리실리콘층으로 된 플로팅 게이트가 형성되는 단계; 실렉트 채널 형성지역과 드레인 접합부 형성지역을 확정하는 마스크 작업 및 이온주입공정에 의해 상기 실리콘 기판의 노출된 부분에 이온영역이 형성되는 단계; 드레인 접합부 형성지역을 확정하는 마스크 작업 및 이온주입공정에 의해 상기 실리콘 기판의 노출된 부분에 제2고농도 이온영역이 형성되는 단계; 상기 공정의 결과로 된 전체구조상에 상부 산화막이 형성되며, 이때 상기 제2고농도 이온영역의 이온이 활성화되어 드레인 접합부가 형성되는 단계; 및 상기 상부 산화막상에 제3폴리실리콘층을 형성한 후, 컨트롤 게이트 형성지역을 확정하는 마스크 작업 및 식각공정으로 상기 제3폴리실리콘층을 식각하여 컨트롤 게이트가 형성되는 단계로 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조방법.
  7. 제6항에 있어서, 상기 소오스 접합부 및 드레인 접합부가 형성될 제1 및 2고농도 이온영역은 N형의 이온이 주입되어 형성되며, 상기 실렉트 채널 영역이 될 이온영역은 P형의 이온이 주입되어 형성되는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조방법.
  8. 제6항에 있어서, 상기 산화공정은 습식법으로 실시되는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조방법.
  9. 제6항에 있어서, 상기 산화공정은 건식법으로 실시되는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조방법.
  10. 제6항에 있어서, 상기 산화공정은 실리콘 기판표면에 상기 제1산화막이 200 내지 300Å두께로 성장되도록 실시되며, 상기 제1산화막이 성장될 동안 상기 제1고농도 이온영역이 형성된 실리콘 기판표면에는 상기 두꺼운 산화막이 4000 내지 6000Å두께로 성장되는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조방법.
  11. 제6항에 있어서, 상기 제2산화막은 50 내지 100Å두께인 것을 특징으로 하는 플래쉬 이이피롬 셀 제조방법.
  12. 제6항에 있어서, 상기 하부 산화막은 50 내지 150Å의 두께인 것을 특징으로 하는 플래쉬 이이피롬 셀 제조방법.
  13. 제6항에 있어서, 상기 질화막은 100 내지 200Å의 두께인 것을 특징으로 하는 플래쉬 이이피롬 셀 제조방법.
  14. 제6항에 있어서, 상기 상부 산화막은 200 내지 300Å의 두께인 것을 특징으로 하는 플래쉬 이이피롬 셀 제조방법.
  15. 제6항에 있어서, 상기 두꺼운 산화막에 홈을 형성하는 식가공정은 상기 두꺼운 산화막의 두께가 2000 내지 4000Å의 두께가 남게 되도록 실시되는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조방법.
  16. 제6항 또는 15항에 있어서, 상기 두꺼운 산화막에 홈을 형성하는 식각공정은 습식법으로 실시되는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조방법.
  17. 제6항 또는 15항에 있어서, 상기 두꺼운 산화막에 홈을 형성하는 식각공정은 건식법으로 실시되는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조방법.
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