KR100192525B1 - 광통신 수신기용 클럭 및 데이타 복구회로 - Google Patents

Abstract

본 발명은 클럭 및 데이타 복구회로에 관한 것으로 특히, 전달된 데이타 신호로 부터 클럭신호복구, 데이타 결정 및 다채널 병렬 데이타로의 변환이 동시에 가능하도록 한 광통신 수신기용 클럭 및 데이타 복구회로에 관한 것이다.

이와같은 본 발명의 광통신 수신기용 클럭 및 데이타 복구회로는 입력 데이타와 정확히 동기되도록 기준신호를 출력하는 딜레이부; 상기 딜레이부의 출력신호와 위상동기를 이루게 하는 PLL 회로; 그리고 상기 PLL 회로의 클럭신호들을 이용하여 수신되는 직렬 데이타를 병렬 데이타로 변환 및 결정하고, 입력 데이타와 추출된 클럭신호가 동기되도록 클럭정보를 포함한 데이타를 출력하는 데이타 결정 및 변환회로를 포함하여 구성됨에 그 특징이 있다.

Description

광통신 수신기용 클럭 및 데이타(Data) 복구회로

본 발명은 클럭 및 데이타 복구회로에 관한 것으로 특히, 전달된 데이타 신호로 부터 클럭 신호복구와 데이타 결정 및 다채널 병럴 데이타로의 변환이 동시에 가능하도록 한 광통신 수신기용 클럭 및 데이타 복구회로에 관한 것이다.

일반적으로 대부분의 데이타 전송 시스템에서는 정보를 변조 또는 비변조된 디지탈 비트 형태로 송수신하며 하드웨어 구성비용을 절감하기 위해 클럭신호를 제외한 데이타 신호만을 전송한다.

그러므로 수신기에서는 전달된 데이타로부터 송신부에서 사용된 클럭신호를 추출하고, 이를 데이타 비트와 동기시켜 데이타 상태를 정확히 결정하는 클럭 및 데이타 복구회로(Clock and Data Recovery Circuit)를 필수적으로 포함하여야 한다.

상기 클럭 및 데이타 복구회로는 디스크 드라이브(Disk-Driver), 근거리 통신망(LAN : Loca Area Network), 광통신 등 여러 분야에서 연구 및 응용되고 있으며 특히, 최근에는 응답특성이 양호하고 온도 등 주변환경의 변화에도 비교적 영향을 적게 받는 위상동기루프(Phase Locked Loop : PLL) 회로가 각광받고 있다. 또한, 측정 장비에서 사용되는 주파수 합성기와 같은 기존의 PLL구조에서는 입력신호가 주기성을 가지기 때문에 위상 비교기의 출력이 연속적이고, 쉽게 동기되어 안정화된다.

이하, 첨부된 도면을 참조하여 종래의 광통신 수신기용 클럭 및 데이타 복구회로를 설명하면 다음과 같다.

제1도는 종래의 광통신 수신기용 클럭 및 데이타 복구회로를 나타낸 블럭도이다.

종래의 광통신 수신기용 클럭 및 데이타 복구회로는 제1도에 도시된 바와같이 광 수신기(Photo Receiver)(11)와, 1/2 비트 딜레이(1/2 Bit Delay)부(12a) 및 익스글로시브 오아 게이트(12b)로 구서되어 입력 데이타율을 두 배로 하기 위한 NRZ(Non Return to Zero) 변환기(12)와, 위상 검파기(13a) 및 로패스 필터(LPF : Low Pass Filter)(13b) 및 전압제어 발진기 (VCO : Voltage Controlled Oscillator)(13c)로 구성되어 전달된 비주기적인 입력 데이타로 부터 주기적인 클럭신호를 추출하는 PLL(Phase Locked Loop) 회로(13)와, 상기 PLL회로(13)에서 추출된 클럭신호에 의해 직렬 데이타(Serial Data)로 복구하는 데이타 검출회로(Data Delision Circuit)(14)와, 상기 데이타 검출회로(14)에서 복구된 직렬 데이타를 여덟 채널의 병렬 데이타로 출력하기 위한 주파수 분배기(Frequency Divider)(15) 및 디멀티 플렉서(Demultiplexer)(16)을 포함하여 구성된다.

상기와 같이 구성된 종래의 광통신 수신기용 클럭 및 데이타 복구회로의 동작을 설명하면 다음과 같다.

먼저, 광 케이블을 통해서 전달된 직렬 데이타는 광 수신기(11)에 의해 NRZ 변환기(NRZ Converter)(12)와 데이타 결정회로(14)를 충분히 구동시킬 수 있는 전압레벌(Voltage Level)로 변환 및 증폭한다.

이어, 상기 광 수신기(11)로 부터 전달된 두 배의 입력 데이타 신호를 받아 입력 데이타율과 동일한 주파수의 클럭신호를 추출하기 위해 NRZ 변환기(12) 즉, 클럭의 반주기 만큼 1/2비트 딜레이(Delay) 부(12a)에서 딜레이시키고, 상기 딜레이된 출력신호는 익스글로시브 오아 게이트(Exclusive-OR-Gate)(12b)를 통해 PLL회로(13)에 인가함으로써 입력 데이타율과 동일한 주파수의 클럭신호를 추출한다. 이때, 상기 NRZ 변환기(12)에서 추출된 출력신호와 상기 전압제어 발진기(VCO)(13c)의 출력신호를 받는 위상검파기(13a)에서 두 신호 사이의 위상차의 함수인 출력신호를 발생시킨다.

이어, 상기 위상 검파기(PD)(13a)에 발생된 출력신호는 로패스 필터(LPF : Los Pass Filter)(13b)에서 고주파 성분이 제거되어 전압제어 발진기(VCO)(13c)의 피이드 백 루프(Feedback Loop)에 의해 상기 NRZ 변환기(12)에서 추출된 클럭성분과 상기 전압제어 발진기(VCO)(13c)의 피이드 백 루프(Feedback Loop)에 의해 상기 NRZ 변환기(12)에서 추출된 클럭성분과 상기 전압제어 발진기(VCO)(13)의 출력이 로킹(locking)된다.

그리고 상기 전압제어 발진기(13c)의 출력신호는 광 수신기(11)의 입력신호와 함께 데이타 결정회로(14)에 인가되어 추출된 클럭신호(Clock Signal)를 데이타와 동기시킴으로써 전송된 데이타를 정확하게 직렬 데이타(Serial Data)로 복구한다.

이어서, 상기 데이타 결정회로(14)에서 복구된 직렬 데이타는 디멀티 플렉서(16)와 주파수 분배기(15)를 거쳐 데이타 링크 제어블럭(Data Link Control Block)(17)에 전달될 여덟 채널의 병렬 데이타를 출력한다.

그러나 이상에서 설명한 바와같이 종래의 광통신 수신기용 클럭 및 데이타 복구회로에 있어서 다음과 같은 문제점이 있었다.

첫째, 광 통신용 수신기에서는 입력되는 '1'과 '0'의 상태가 불규칙하게 변하는 비주기성의 신호가 수신된다.

둘째, 입력 데이타와 클럭신호를 비교하여 동기를 맞추기 때문에 로패스 필터의 타임 컨스턴트(Time Constant)가 커야 한다. 즉, 로킹(Locking)이 되기까지 시간이 많이 걸린다.

셋째, 다 채널 병렬 데이타로의 변환을 위한 디멀티 플렉서(Demultiplexer) 및 주파수 분배기 등을 포함하여야 함으로 구성이 복잡하다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 광 수신기를 거쳐서 전달된 입력 데이타로 부터 다 채널의 병렬 데이타로의 변환 및 결정을 동시에 실현하도록 한 광통신 수신기용 클럭 및 데이타 복구회로를 제공하는데 그 목적이 있다.

제1도는 종래의 광통신 수신기용 클럭 및 데이타 복구회로를 나타낸 블럭도.

제2도는 본 발명의 광통신 수신기용 클럭 및 데이타 복구회로를 나타낸 블럭도.

제3도는 본 발명의 광통신 수신기용 클럭 및 데이타 복구회로에서 전하필터 PLL의 등가 회로도.

제4도는 제3도의 전하필터 PLL 등가회로도에서 위상 및 주파수 검출기를 나타낸 회로도.

제5a-제5d도는 제4도의 위상 및 주파수 검출기의 검증결과를 나타낸 파형도.

제6도는 제3도의 전하필터 PLL 등가회로에서 전하 펌프회로와 루프 필터를 나타낸 도면.

제7a도와 제7b도는 본 발명의 광통신 수신기용 클럭 및 데이타 복구회로에서 전압제어 링 발진기를 나타낸 회로와 그 검증모델을 나타낸 회로도.

제8도는 전압제어 링 발진기에서 이용된 VCO의 검증모델을 나타낸 도면.

제9도는 본 발명의 광통신 수신기용 클럭 및 데이타 복구회로에서 데이타 결정 및 변환회로를 나타낸 회로도.

제10도는 제9도의 데이타 결정 및 변환회로를 검증한 결과를 나타낸 파형도.

제11도는 본 발명의 광통신 수신기용 클럭 및 데이타 복구회로의 검증결과를 나타낸 파형도.

* 도면의 주요부분에 대한 부호의 설명

21 : 광 수신기 22 : 1/2 비트 딜레이부

23 : 전하 펌프 PLL회로 24 : 데이타 결정 및 변환회로

25 : 주파수 발진기 26 : 전하 펌프 회로

27 : 루프 필터 28 : 전압제어 링 발진기

상기의 목적을 달성하기 위한 본 발명의 광통신 수신기용 클럭 및 데이타 복구회로는 입력 데이타와 정확히 동기되도록 기준신호를 출력하는 딜레이부; 상기 딜레이부의 출력신호와 위상동기를 이루게 하는 PLL회로; 그리고 상기 PLL회로의 클럭신호들을 이용하여 수신되는 직렬 데이타를 병렬 데이타로 변환 및 결정하고, 입력 데이타와 추출된 클럭신호가 동기되도록 클럭정보를 포함한 데이타를 출력하는 데이타 결정 및 변환회로를 포함하여 구성됨에 그 특징이 있다.

이하, 첨부된 도면을 참조하여 본 발명의 광통신 수신기용 클럭 및 데이타 복구회로를 상세히 설명하면 다음과 같다.

제2도는 본 발명의 광통신 수신기용 클럭 및 데이타 복구회로를 나타낸 블럭도이다.

본 발명의 광통신 수신기용 클럭 및 데이타 복구회로는 제2도에서와 같이 광 수신기(21), 1/2 비트 딜레이부(22), 전하 펌프 PLL회로(Charge Pump PLL)(23), 데이타 결정 및 변환회로(Data Decision and Conversion Circuit)(24)로 구성된다.

그리고 상기 전하 펌프 PLL회로(Charge Pump Phase Locked Loop)(23)는 위상 및 주파수 발진기(PFD : Phase Frequency Detecter)(25), 전하 펌프 회로(Charge Pump Circuit)(26), 저항과 커패시턴스가 직렬로 연결된 루프 필터(Loop Filter)(27), 그리고 전압제어 링 발진기(VCO : Voltage Controlled Ring Oscillater)(28)로 구성되며, 적용되는 각 블럭별 이득을 조정함으로써 설계자가 원하는 성능을 얻을 수 있다.

상기와 같이 구성된 본 발명의 광통신 수신기용 클럭 및 데이타 복구회로의 동작을 설명하면 다음과 같다.

먼저, 광 케이블을 통해서 전달된 직렬 데이타는 광 수신기(21)에 의해 1/2 비트 딜레이부(22)와 데이타 결정 및 변환회로(23)를 충분히 구동시킬 수 있는 전압 레벌(Voltage Level)로 변환 및 증폭한다. 그리고 상기 광 수신기(21)로 부터 입력된 622.08Mbps NRZ 데이타(Data)를 1/2 비트 딜레이부(22)에서 1/2 비트 즉 0.8 nsec만큼 지연시킨 출력신호를 발생시킨다.

상기 1/2비트 딜레이부(22)에서 지연된 출력신호는 송신부의 클럭(Clock)에 의해 발생되어 전송된 입력 데이타를 그대로 지연시킨 신호이므로 송신부의 클럭정보를 포함하는 데이타 신호이다.

이어서, 전압제어 링 발진기(28)을 포함한 전하 펌프 PLL회로(23)를 이용하여 입력 데이타율의 1/8 주파수인 77.76㎒ 클럭신호를 추출한다. 그리고 동일 주파수를 가지며, 각각 주기의 i/8(i=1,2,…,8)만큼씩 위상지연된 여덟 채널의 클럭신호들을 데이타 결정 및 변환회로(24)에 동시에 인가한다. 그 다음에 상기 데이타 결정 및 변환회로(24)에서는 인가된 여덟 채널의 클럭신호(C₁-C₈)를 이용하여 여덟 비트의 데이타를 독립적으로 복구함과 동시에 여덟 채널의 병렬 데이타(DA₁-DA₈)로 변환하여 출력한다.

이하, 첨부된 도면을 참조하여 본 발명의 광통신 수신기용 클럭 및 데이타 복구회로의 각 블럭의 구성 및 동작을 상세히 설명하면 다음과 같다.

제3도는 본 발명의 광통신 수신기용 클럭 및 데이타 복구회로에서 전하펌프 PLL를 나타낸 등가 회로도이다.

전하 펌프 PLL회로(23)는 제3도에 도시된 바와같이 상기 1/2 비트 딜레이부(22)에서 지연된 출력신호(Phase-IN)와 데이타 결정 및 변환회로(24)에서 인가되는 출력신호(Phase-OUT)가 입력되는 위상 및 주파수 검출기(PFD)(25)에서 두 신호의 하강 천이를 이용하여 위상차 혹은 주파수 차이를 검출한다.

제4도는 제3도의 전하 펌프 PLL회로에서 위상 및 주파수 검출기를 나타낸 회로도이다.

상기 위상 및 주파수 검출기(Sequencial Phase Frequency Detecter)는 제4도에 도시된 바와같이 NAND 께이트와 인버터의 조합으로 구성된다.

먼저, 위상 및 주파수 검출기는 기존의 곱셈기(Multiple)를 이용한 위상 검출기에 비하여 주파수 검출기 기능이 추가되어 있으며, 입력되는 두 신호의 하강 천이를 이용하여 위상차 혹은 주파수 차이를 검출한다. 또한, 상기 검출된 위상차 또는 주파수 차이는 업/다운(UP/DOWN) 신호형태로 출력되어 전하 펌프회로에 인가되며 두 신호의 위상차 또는 주파수차가 없을 경우에는 어떠한 업(UP) 신호나 다운(DOWN) 신호도 발생 시키지 않는다. 그러므로 상기 위상 및 주파수 검출기는 두 개의 출력단을 가지고 세 가지 형태를 출력하는 특성을 갖는다.

제5a-제5d도는 위상 및 주파수 검출기의 검증 결과를 나타낸 파형도이다.

제5a도와 제5b도는 입력되는 두 신호가 위상차를 가질 경우를 나타내고, 제5a도에서와 같이 VCO신호가 REF신호에 의해 위상이 지연될 경우에는 발생하는 위상차만큼의 업(UP)신호를 출력한다. 그리고 제5b도는 그 반대의 경우를 나타내며 위상차만큼의 다운(DOWN) 신호를 출력한다. 또한, 제5c도와 제5d도는 입력되는 두 신호가 주파수 차이가 있는 경우를 나타낸 것으로 제5c도에서와 같이 VCO신호가 REF 신호에 비해 주파수가 낮을 경우, 발생하는 주파수 차이만큼의 업(UP) 신호를 출력하고, 그 반대의 경우 제5d도에서와 같이 다운(DOWN) 신호를 출력한다.

제6도는 제3도의 전하 펌프 PLL의 등가회로도에서 전하 펌프회로와 루프 필터를 나타낸 도면이다.

먼저, 전하 펌프회로는 제6도에 도시된 바와같이 두개의 전류원(G1,G2)과 두개의 스위치(SW1,SW2)로 구성되며, 루프 필터(27)는 저항(RL)과 커패시턴스(CL)가 직렬로 연결한다.

상기 위상 및 주파수 검출기에서 발생된 업/다운(UP/DOWN) 신호에 의해 두개의 스위치(SW1,SW2)가 번갈아가며 제어된다.

예를들면, 입력되는 두 신호의 위상차 또는 주파수차에 의해 업(UP) 신호가 발생하였을 경우, 상기 스위치(SW1)이 ON됨으로써 전류원(G1)의 펌프전류(Ip)는 루프 필터(27)의 저항(RL)을 거쳐 커패시터(CL)에 충전된다.

반대로, 입력되는 두 신호의 위상차 또는 주파수차에 의해 다운(DOWN) 신호가 발생하였을 경우, 상기 스위치(SW2)이 ON됨으로써 전류원(G2)의 펌프전류(Ip)에 의해 커패시터에 충전된 전하가 저항을 거쳐 방전된다.

여기서, 충방전된 전하에 의해 변하는 커패시터 양단의 전압과 저항 양단의 전압의 합이 전압제어 링 발진기의 제어전압으로 인가되어 클럭신호의 주파수와 위상을 변화시킨다. 그리고 전하 펌프 PLL회로에서 전압제어 링 발진기의 출력은 전하 펌프회로의 스위치가 동작하여 전류를 충방전할 때에만 상태변화가 가능하며, 선형회로로써의 해석이 가능하다.

스위치가 동작하는 매 사이클마다 순간적인 제어전압인 루프 필터(27)의 출력은

와 같이 표현할 수 있으며 V_C(0)는 커패시터의 초기전압, △V_R는 펌프전류(Ip)와 저항(RL)에 의한 점프전압을 나타낸다.

그리하여 상기 제어전압은 매 동작 사이클에서 직각모양의 리플형태를 가지며, 리플이 적절하지 못할 경우 전압제어 링 발진기가 정상상태에서 기준신호와 동기되지 못할 가능성이 있으므로 리플의 폭과 크기는 정전류원의 전류량(Ip)와 루프 필터(27)의 저항(RL)값과 커패시터(CL)값에 의해 적절하게 조정된다.

제7a도와 제7b도는 본 발명의 광통신 수신기용 클럭 및 데이타 복구회로에서 전압제어 링 발진기 회로와 그 검증모델을 나타낸 회로도이다.

일반적으로 링 발전기는 인버터(Inverter)의 지연시간(Delay Time)과 인버터의 갯수를 이용하여 발진기의 동작 주파수를 가변할 수 있으며 크게 단일 출력의 링 발진기(Single Ended Ring Oscillator)와 이중 출력의 링 발진기(Double Ended Ring Oscillator)로 나눈다.

단일 출력의 링 발진기는 홀수 개의 인버터로 구성하여 각 단마다 한 개의 출력을 하게 되며, 이중 출력의 링 발진기는 짝수개의 인버터로 구성되며, 각 단마다 서로 180°의 위상차를 가지는 두개의 파형을 출력한다.

제안된 전하펌프 PLL에서 사용된 전압제어 링 발진기 제7a도에 도시된 바와 같이 이중 출력 인버터 여덟 개로 구성되며, 제어전압이 2.5V일때 발진주파수가 77.76㎒되도록 설계된다.

제안된 전압제어 링 발진기에서는 모두 열 여섯개의 노드를 얻을 수 있으며 각 노드는 77.76㎒의 동일 주파수를 가지며 각각 주기의 i/16(i=1,2,…,16)만큼씩 위상지연을 가진다.

제7a도에서와 같이 여덟 노드에서 각각 주기의 i/8(i=1,2,…,8)만큼 위상지연된 출력신호(C₁-C₈)를 데이타 변환 및 결정회로의 클럭신호로 인가하게 된다. 그리고 검증모델은 제7b도에서와 같이 VCO 블럭과 일곱 개의 전압제어 지연블럭(Voltage Controlled Delay Block)으로 구성된다.

상기 VCO 블럭에서는 제어전압 2.5V를 중심으로 31㎒/V의 감도(Sensitivity) 를 가지는 77.76㎒의 구형파를 출력하여 다음단인 전압제어 지연블럭에 전달한다. 상기 전압제어 지연블럭에서는 출력된 구형파를 제어전압과 역비례 관계의 지연시간을 가지며 각각 순차적으로 지연시킴으로써 실제 링 발진기의 동작상태와 동일한 효과를 얻는다.

제8도는 전압제어 링 발진기에서 이용된 VCO의 검증모델을 나타낸 도면이다.

제8도에서와 같이 구형파 컨버터(Square Wave Converter)와 전압제어 전류원 두 개(GT,GD)와 스위치 네 개(SW-1, SW-2, SW1, SW2)를 이용한 전압제어 인버터구조로 구성된다.

상기 전압제어 인버터에서의 V(CTRL)는 VCO의 제어전압을 나타내며,V_C는 스위치의 제어전압이다. 그리고 SW-1과 SW-2는 각각 SW1과 SW2의 동작상태와 동일하다.

상기와 같이 구성된 VCO의 동작을 설명하면 다음과 같다.

전압제어 컨버터단의 SW1과 SW2의 구형파 컨버터단의 SQU노드(Node)의 전압에 의해 ON/OFF 됨으로서 전류원 GT와 GD의 전류는 커패시터(CL)를 충반전한다. 상기 커패시터(CL)에 충반전되는 전류량의 변화에 의해 TRI 노드에서는 연속적인 삼각파를 발진하게 되며, 상기 발생된 삼각파는 다시 구형파 컨버터단에서 E7의 아날로그 동작 모델링인 테이블(TABLE)문에 의해 구형파로 변환한다. 또한, 원하는 구형파의 발진 주파수는 전압제어 전류원인 GT와 GD의 전류량과 커패시터 값을 조정함으로써 얻는다.

제9도는 본 발명의 클럭/데이타 복구회로에서 데이타 결정 및 변환회로를 나타낸 회로도이다.

제9도에서와 같이 데이타 결정 및 변환회로는 전압제어 발진기의 클럭신호들을 이용하여 수신되는 직렬 데이타를 병렬 데이타로 변환 및 결정하는 회로이며, 입력 데이타와 추출된 클럭신호가 동기되도록 클럭정보를 포함한 데이타를 출력한다.

상기와 같은 데이타 결정 및 변환회로는 D 플립플롭(Flipflop) 여덟 개와 3상 버퍼(Tri-state Buffer) 여덟 개로 구성된다. 그리고 최종 출력단에 노이즈(Noise)를 제거하기 위한 인버터 두 개가 직렬로 연결된다. 또한, 입력 데이타가 없을 경우 정의되지 않는 구간은 로우(Low) 상태로 하기 위해 풀다운 저항 R(Pulldown)을 사용한다.

상기와 같이 구성된 데이타 결정 및 변환회로의 동작을 설명하면 다음과 같다.

먼저, 데이타 결정 및 변환회로에 인가되는 신호는 전압제어 발진기(VCO)의 출력신호(C₁-C₈)와 3상 버퍼의 제어신호(A₁-A₈) 그리고 입력신호(DATAIN)이다.

예를들면 622.08Mbps NRZ(Non Return to Zero) 데이타는 VCO의 출력신호(C₁-C₈)에 의해 비트단위로 각 해당되는 클럭신호에 의해 복원되어 여덟 채널의 병렬 데이타 신호(DA₁-DA₈)를 출력한다. 그리고 복구된 병렬 데이타 신호(DA₁-DA₈)는 다시 조합된 직렬 데이타 신호(DATAOUT)를 출력하기 위해 3상 버퍼를 사용하고, 이를 제어하기 위한 3상 버퍼의 제어신호(A₁-A₈)를 발생한다.

제어신호 AOi는

와 같이 클럭신호(COi)와 인접한 클럭신호의 반전된 신호()를 앤드(AND) 연산함으로써 쉽게 구현한다.

제10도는 제9도 데이타 결정 및 변환회로를 검증한 결과를 나타낸 파형도이다.

제10도에 도시된 바와 같이 입력신호(DATAIN)와 클럭신호(C₁-C₈)가 입력될 때 3상 버퍼의 제어신호(A₁-A₈), 병렬 데이타(DA₁-DA₈), 그리고 병렬 데이타를 조합한 신호(DATAOUT)를 차례로 보여준다. 그리고 클럭 발생부의 여덟 개 탭중 세 번째 탭의 출력인 C₃에 의해 데이타를 결정하는 과정을 화살표 1,2,3으로 나타내고 있다.

상기 세 번째 클럭신호(C₃)의 상승 천이가 화살표 1과 같이 입력신호(DATAIN)에 인가되고, 화살표 2와 같이 세 번째 채널 데이타(DA₃)를 차례로 결정한다. 또한, 3상 버퍼의 제어신호 A₃은 화살표 3과 같이 세 번째 채널 데이타 신호 DA₃에 해당되는 비트만을 차례로 복구한다.

이와같은 방식으로 3상 버퍼 제어신호 A₁-A₈에 의해 추출된 클럭정보를 포함하는 직렬 데이타 신호(DATAOUT)를 출력한다.

제11도는 본 발명의 광통신 수신기용 클럭/데이타 복구회로를 디자인 센터(Design Center)(Version 6.1)로 시뮬레이션한 검증결과를 나타낸 파형도이다.

제11도에서와 같이 입력 데이타의 유무에 따른 클럭신호의 추출과정과 입력데이타로 부터의 다채널 병렬 데이타로의 변환 및 복구과정을 잘 나타내고 있다.

추출된 클럭신호(C₁-C₈)와 본 회로의 최종 출력 데이타 신호(DA₁-DA₈)를 나타내고 있으며, 클럭신호가 입력 데이타에 인가되어 병렬 데이타로 복구되는 과정을 1과 2의 화살표로 나타내고 있다.

초기의 추출된 클럭신호 C₁은 77.76㎒의 기준 클럭신호 X-TAL1에 비해 p.d 만큼 위상이 앞서고 있었으나 로크(Lock)으로 표시된 점선부분에서 거의 완전한 동기를 이룬다. 상기 LOCK 점선 이후의 추출된 클럭신호(C₁-C₈)는 점선부분에서와 같이 각각 주기의 i/8(i=1,2,…8) 만큼의 위상지연을 유지하며 출력된다. 이때 출력된 클럭신호들은 프리앰블 시간(Preamble Time) 동안에 입력 데이타와 완전한 동기를 이루며, 입력 데이타(DATAIN)를 병렬 데이타 신호(DA₁-DA₈)로 정확히 변환 및 복구한다.

예를 들면, 제11도에서와 같이 여섯 번째 클럭신호(C₆)의 상승 천이가 화살표 1과 같이 입력 데이타(DATAIN)에 인가되고, 화살표 2와 같이 여섯 번째 채널 데이타 신호 DA₆을 차례로 결정하는 과정을 나타낸다.

제11도의 검증결과로부터 데이타가 입력되지 않을 경우에도 클럭 발생부의 클럭신호들은 정상적으로 출력을 유지하고, 622Mbps 직렬 데이타가 입력될 경우, 클럭신호(C₁-C₈)와 정확히 동기가 이루며, 여덟 채널의 병렬 데이타 신호(DA₁-DA₈)로 변환 및 복구됨을 확인할 수 있다.

이상에서 설명한 바와 같이 본 발명의 광통신 수신기용 클럭 및 데이타 복구회로는 다음과 같은 효과가 있다.

첫째, 클럭복구 및 데이타 결정 그리고 다채널 병렬 데이타로의 변환이 동시에 이루어진다.

둘째, 입력 데이타를 복구하기 위한 전압제어 발진기의 출력 주파수가 입력 데이타율의 1/8에 되도록함으로써 발진 주파수를 줄일 수 있다.

셋째, 입력 데이타와 클럭에 의해 복구된 데이타를 비교함으로써 송신부측의 클럭신호와 수신부측의 클럭신호를 비교할 수 있다.

넷째, 비주기적인 데이타와 주기적인 클럭신호를 비교하는 것이 아니라 입력데이타와 복구된 데이타를 비교하여 위상동기를 이룸으로써 루프 필터를 타임 컨서턴트(Constant)를 줄여 로킹 타임(Locking Time)을 줄일 수 있다.

다섯째, 종래에 비해 구성이 간단하다.

Claims (12)

1. 입력 데이타와 정확히 동기되도록 기준신호를 출력하는 딜레이부; 상기 딜레이부의 출력신호와 위상동기를 이루게 하는 PLL 회로; 그리고 상기 PLL 회로의 클럭신호들을 이용하여 수신되는 직렬 데이타를 병렬 데이타로 변환 및 결정하고, 입력 데이타와 추출된 클럭신호가 동기되도록 클럭정보를 포함한 데이타를 출력하는 데이타 결정 및 변환회로를 포함하여 구성됨을 특징으로 하는 광통신 수신기용 클럭 및 데이타 복구회로.
2. 제1항에 있어서, 상기 딜레이부는 입력신호를 그대로 위상만 1/2 비트 즉, 0.8nsec만큼만 지연시킴을 특징으로 하는 광통신 수신기용 클럭 및 데이타 복구회로.
3. 제1항에 있어서, 상기 PLL회로는 입력되는 두 신호의 하강 천이를 이용하여 위상차 혹은 주파수 차이를 검출하여 업/다운 신호를 출력하는 위상 및 주파수 검출기; 상기 위상 및 주파수 검출기의 업/다운 신호에 의해 두 개의 스위치를 번갈아 가며 제어하는 전하 펌프회로; 매 싸이클마다 순간적인 제어전압을 출력하는 루프 필터; 발진기의 동작 주파수를 가변하는 전압제어 링 발진기를 포함하여 구성됨을 특징으로 하는 광통신 수신기용 클럭 및 데이타 복구회로.
4. 제3항에 있어서, 상기 위상 및 주파수 검출기는 두 개의 출력단을 가지고 세 가지 형태를 출력함을 특징으로 하는 광통신 수신기용 클럭 및 데이타 복구회로.
5. 제3항에 있어서, 상기 전하 펌프회로는 두 개의 전류원과 두 개의 스위치로 구성됨을 특징으로 하는 광통신 수신기용 클럭 및 데이타 복구회로.
6. 제3항에 있어서, 상기 루프 필터는 저항과 커패시턴스가 직렬로 연결되어 구성됨을 특징으로 하는 광통신 수신기용 클럭 및 데이타 복구회로.
7. 제3항에 있어서, 상기 전압제어 링 발진기는 짝수개의 인버터로 구성된 이중 출력의 링 발진기임을 특징으로 하는 광통신 수신기용 클럭 및 데이타 복구회로.
8. 제3항에 있어서, 상기 전압제어 링 발진기는 각 단마다 서로 180°의 위상차를 가지는 두 개의 파형을 출력함을 특징으로 하는 광통신 수신기용 클럭 및 데이타 복구회로.
9. 제3항에 있어서, 상기 전압제어 링 발진기는 이중 출력 인버터 여덟개로 구성되며, 제어전압이 2.5V일때 발진 주파수가 77.76㎒로 설계됨을 특징으로 하는 광통신 수신기용 클럭 및 데이타 복구회로.
10. 제3항에 있어서, 상기 전압제어 링 발진기는 모두 열 여섯 개의 노드를 얻고, 각 노드는 77.76㎒의 동일 주파수를 갖고, 각각 주기의 i/16(i=1,2,…,16)만큼씩 위상지연함을 특징으로 하는 광통신 수신기용 클럭 및 데이타 복구회로.
11. 제1항에 있어서, 상기 데이타 결정 및 변환회로는 D 플립플럽 여덟 개와 3상 버퍼 여덟 개로 구성되며, 최종 출력단에 노이즈를 제거하기 위한 인버터 두 개가 직렬로 연결됨을 특징으로 하는 광통신 수신기용 클럭 및 데이타 복구회로.
12. 제11항에 있어서, 상기 데이타 결정 및 변환회로는 입력 데이타가 없을 경우 정의되지 않는 구간은 Low 상태로 하기 위해 풀다운 저항을 사용함을 특징으로 하는 광통신 수신기용 클럭 및 데이타 복구회로.