KR100200080B1 - 반도체 장치 및 그 제조방법 - Google Patents

Abstract

콜렉터저항을 감소시킬 수 있으며 고성능의 바이폴라 트랜지스터를 제공하기 위해 개시된 반도체 장치는, 제1전도형의 기판상에 형성되는 반도체층; 상기 반도체층의 표면의 소정 개소에 형성되며, 상기 표면으로부터 수직하방으로 불순물농도가 작아지는 제2전도형의 웰영역; 상기 웰영역과 상기 기판사이에 인접하여 형성되며, 상기 웰영역의 인접부보다 높은 불순물농도를 가지는 제2전도형의 매입영역; 상기 매입영역의 소정개소를 노출시키기 위하여 상기 반도체층에 형성되는 개구; 상기 개구내에서는 상기 매입영역의 노출된 영역과 콘택되며 상기 개구를 포함하여 상기 개구주변부의 소정부분까지 연장되어 형성되며, 균일한 두께를 가지는 도전패드; 및 상기 도전패드의 연장부와 콘택되는 금속전극을 구비하는 것을 특징으로 한다.

Description

반도체 장치 및 그 제조방법

본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.

최근, 고집적 및 저소비전력의 장점을 가진 CMOS기술과 고속동작의 장점을 가진 바이포라기술을 합친 BiCMOS기술이 활발하게 연구되고 있다. BiCMOS기술은 CMOS기술을 기초로 하여 최소의 추가공정으로 최고의 고성능 바이폴라기술을 동시에 구현하는 것을 어떻게 달성하느냐가 주 문제점으로 제기되고 있다.

한편, 고용량성부하를 구동하는 BiCMOS게이트회로에 있어서는 바이폴라 트랜지스터의 콜렉터저항이 게이트지연에 크게 영향을 미친다. 따라서 고성능 BiCMOS회로를 구현하기 위해서는 콜렉터저항을 최소화시키지 않으면 안된다. 콜렉터저항을 감소시키기 위해 종래에는 도 1에 도시한 바와 같이 깊은 N+콜렉터 콘택기술이 개시되었다. 그러나, 깊은 N+콜렉터 콘택기술은 깊은 N+ 영역형성시 불순물의 측방향 확산으로 인한 콜렉터-베이스 항복전압의 열화를 방지하기 위해서 비교적 큰 콜렉터베이스 간격을 유지하지 않으면 안된다. 이와 같은 간격유지는 바이폴라 트랜지스터의 설계치수의 축소를 제한하기 때문에 고집적화를 방해한다. 이와 같은 문제를 해결하기 위해서 종래에는 도 2에 도시한 깊은 N+폴리실리콘 플러그 콘택기술이 제시되었다. 이는, Diegest of Technical Papers, 1988 International Electron Devices Meeting. pp.756-759. December 1988. and IEDM 90. pp.493-496에 개시되어 있다. 이와 같은 깊은 N+폴리 실리콘플러그 콘택기술은 측벽유전체막에 의해 N+불순물의 측방향확산을 억제하고 트랜지스터의 설계치수를 감소시킬 수 있는 이점이 있다. 그러나, 깊은 N+폴리실리콘플러그 콘택기술은 콜렉터트랜치 에칭공정, 측방 확산방지용 측벽스페이서 형성공정, 폴리실리콘 트렌치매몰공정이 CMOS공정과 관계없이, 다만 바이폴라트렌지스터의 콜렉터콘택을 위해 추가되므로 공정이 복잡해지는 문제점이 있었다. 또한, 폴리실리콘으로 트렌치를 매몰할때 보이드가 생성될 우려가 있었다. 이러한 보이드 생성은 콜렉터 저항을 증가시킨다.

본 발명의 목적은 이와 같은 종래기술의 문제점을 해결하기 위하여, 콜렉터저항을 감소시킬 수 있으며 고성능의 바이폴라 트랜지스터를 제공할 수 있는 반도체장치 및 그 제조방법을 제공하는데 있다.

본 발명의 다른 목적은 CMOS공정을 근간으로 하는 SRAM반도체장치 및 그 제조공정에 최소한의 공정을 추가함으로서 고성능의 BiCMOS SRAM반도체장치 및 그 제조방법을 제공하는데 있다.

상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체장치는, 제1전도형의 반도체 기판상에 형성되는 소정 전도형의 반도체층; 상기 반도체층의 표면의 소정 개소에 형성되며, 상기 표면으로부터 수직하방으로 불순물농도가 작아지는 제2전도형의 웰영역; 상기 웰영역과 상기 반도체기판사이에 인접하여 형성되며, 상기 웰영역의 인접부보다 높은 불순물농도를 가지는 제2전도형의 매입영역; 상기 매입영역의 소정개소를 노출시키기 위하여 상기 반도체층에 형성되는 개구; 상기 개구내에서는 상기 매입영역의 노출된 영역과 콘택되며 상기 개구를 포함하여 상기 개구주변부의 소정부분까지 연장되어 형성되며, 균일한 두께를 가지는 도전패드; 및 상기 도전패드의 연장부와 콘택되는 금속전극을 구비하는 것을 특징으로 한다.

본 발명의 제조방법은 동일 웨이퍼상에 CMOS트랜지스터와 바이폴라 트랜지스터를 구비한 BiCMOS반도체장치의 제조방법에 있어서, 제1전도형의 반도체기판의 표면에 제1전도형의 제1매입층과 제2전도형의 제2매입층을 형성하는 공정; 상기 제1 및 제2매입층상의 표면에 에피텍셜층을 성장하는 공정; 상기 에피텍셜층에 제1전도형의 제1웰과 제2전도형의 제2웰을 형성하는 공정; 상기 제2전도형의 제2매입층상의 제2전도형의 제2웰의 표면근방에는 각각 PMOS트랜지스터 또는 바이폴라 트랜지스터를 형성하고, 상기 제1전도형의 제1매입층상의 제1전도형의 제1웰의 표면근방에는 NMOS트랜지스터를 형성하는 공정; 상기 트랜지스터를 형성한 후에 상기 바이폴라 트랜지스터가 형성될 제2웰에 제2매입층콘택을 위한 개구를 형성하는 공정; 상기 개구형성후 전면에 도전물질을 침적하고 침적된 도전물질을 패터닝하여 인터코넥션 및 도전패드를 동시에 구비한 것을 특징으로 한다.

도 1은 종래의 불순물 도프드된 매입층을 가진 깊은 불순물 콘택형 NPN바이폴라트랜지스터의 수직 단면도.

도 2는 종래의 불순물 도프드된 매입층을 가진 폴리실리콘 플러그 콘택형 NPN 바이폴라 트랜지스터의 수직 단면도.

도 3은 본 발명의 일실시예에 따른 불순물 도프드된 매입층을 가진 도전패드콘택형 바이폴라 트랜지스터의 수직 단면도.

도 4 내지 도 20는 도 3의 반도체 장치의 제조공정순서를 나타낸 도면들.

이하 도면을 참조하여 본 발명의 일 실시예를 보다 상세히 설명하고자 한다.

도 3은 본 발명에 의한 도전패드 콜렉터 콘택기술을 사용한 바이폴라 트랜지스터의 단면구조를 나타낸다. 도 3에서 10은 P형 반도체기판, 12는 N+매입층, 16은 N웰, 18은 P웰, 22는 P베이스 또는 내부베이스, 24는 P+베이스 또는 외부베이스, 26은 N+에미터, 52는 에미터 폴리실리콘, 54는 에미터금속 실리사이드, 30은 베이스전극, 32는 에미터전극, 34는 콜렉터 전극, 36은 개구, 44는 N++도프드된 폴리실리콘, 46은 금속실리사이드, 48은 연장부, 50은 도전패드이다. 제3에서 도시한 바와 같이 본 발명에서는 바이폴라 트랜지스터의 N+매입층(12)과 콜렉터전극(34)의 사이에 도전패드(50)로 콘택을 형성함으로써, 종래의 N+도프드된 폴리실리콘플러그콘택기술에 비해 간단한 공정으로 콜랙터콘택저항을 감소시킬 수 있다. 또한, 본 발명의 도전패드 콘택기술은 종래의 플러그콘택기술에서 사용하는 측방확산방지용 스페이서유전체막을 개구(36)의 내측벽에 형성하지 않아도 된다. 왜냐하면, 종래방식은 베이스를 형성하기 전에 미리 플러그를 형성하기 때문에 후속열처리공정에 의해 N+도프드된 폴리실리콘 플러그로부터 불순물이 측방으로 확산되어 베이스콜렉터간 간격이 좁아지는 것을 방지하기 위해 사전에 충분한 간격을 유지하던지 하였다. 그러나 본 발명에서는 베이스를 형성한 후에 도전패드(50)를 에미터용 폴리실리콘(52) 및 에미터용 금속실리사이드(54)와 함께 형성함으로써 후속열공정의 영향을 배제시킬수 있을 뿐만 아니라 공정의 단순화를 기할 수 있다.

본 발명의 내용을 보다 구체적으로 살펴보기 위하여 도 4 내지 도 20에서 도시한 실시예를 참조하여 자세히 설명하고자 한다.

도 4를 참조하면, 저농도의 P형기판(100)상에 패드산화막(1a)과 질화막(1b)를 차례로 형성하고, 통상의 사진식각공정에 위해 패드산화막(1a)과 질화막(1b)의 적층구조를 패터닝해서 P매입영역을 오픈한 후에, 보론과 같은 P형불순물을 주입한다.

도 5를 참조하면, P형 불순물을 주입한 후에 열산화막공정을 진행하면, 질화막(1b)이 없는 P매입영역의 기판표면에만 두꺼운 산화막(3)이 형성됨과 동시에 상기 P형불순물이 확산되어 P형불순물층(102, 102a, 102b)가 형성된다. 이어서 질화막을 제거하고 상기 산화막(3)을 매스크로 하여 아세닉과 같은 N형불순물을 고농도로 이온주입한다.

이어서 고온, 장시간의 열공정을 진행하고 산화막(3)을 전면 제거하면, 도 6에서 도시한 것과 같이 P형불순물층(102, 102a, 102b) 및 N+형불순물층(104, 104a, 104b)이 형성된다.

도 7을 참조하면, 상기 불순물층들이 형성된 기판표면에 1.51 m정도의 에피택셜층(5)(이하 에피층이라 칭함)을 성장시킨다. 기판(100)과 에피층(5)의 사이에 있는 P형불순물층(102, 102a, 102b)과 N+형불순물층(104, 104a, 104b)은 각각 P형매입층, N+형 매입층이 된다.

도 8은 통상의 LOCOS공정을 사용하여, N형불순물층(106, 106a, 106b) 및 P형불순물층(108, 108a, 108b)을 형성한 것을 도시하고 있다. 상기 N형불순물층(106, 106a, 106b)은 상기 N+매몰층(104, 104a, 104b)상에 형성되고 상기 P형불순물층(108, 108a, 108b)은 상기 P형매몰층(102, 102a, 102b)상에 형성되며, 상기 N형불순물층은 N웰로서 PMOS트랜지스터(106a영역)와 바이폴라트랜지스터(106b영역)가 형성될 영역이고 상기 P형불순물층은 P웰로서 NMOS트랜지스터(108a영역)와 에스램 기억소자(108b)가 형성될 영역이다.

도 9는 N웰(106, 106a, 106b)과 P웰(108, 108a, 108b)이 형성된 상기 에피층의 일부 영역에 소자간의 전기적 절연을 위한 필드산화막(110)을 형성하고 MOS트랜지스터의 게이트산화막(112)를 형성한 것을 도시한 것이다.

도 10을 참조하면, 상기 결과물에 폴리실리콘(114, 118, 122)을 전면 도포하고 다시 그위에 금속실리사이드(116, 120, 124)를 전면에 도포한다. 다음으로 통상의 사진삭각공정을 사용하여 상기 폴리실리콘(114, 118, 122)과 금속실리사이드(116, 120, 124)를 특정한 모양으로 패터닝한다. 이때 일부 폴리실리콘과 금속실리사이드(114, 116)(이하 '폴리사이드'로 칭함)는 게이트산화막(112)과 함께 MOS트랜지스터의 MOS구조를 위한 게이트로서 사용되고, 다른 일부의 폴리사이드(122, 124)는 소자간의 전기적 연결을 위한 도전층으로 사용되고, 또 다른 일부의 폴리사이드(118, 120)는 바이폴라트랜지스터의 활성영역을 보호하기 위한 보호막으로서 사용된다.

도 11을 참조하면, 상기 결과물의 전면에 사진공정을 사용함이 없이 인(Phosphorus)이온을 예컨대, 도즈량 3.0E13#/cm2과 이온주입에너지 40KeV로 이온주입하여 N형 LDD를 형성한다. 이때 상기 바이폴라 트랜지스터의 보호막(118, 120)은 상기 Phosphorus이온이 바이폴라 트랜지스터의 활성영역에 주입되는 것을 방지하는 매스크 역할을 한다. 이후 통상의 사진식각공정을 사용하여 PMOS트랜지스터의 활성영역을 제외한 모든 영역이 포토레지스터막으로 도포되게 한 후 BF2이온을 예컨대, 도즈량 4.4E13#/cm2과 이온주입에너지 40KeV로 이온주입하여 P형 LDD(126)을 형성한다. 이때 상기 N형 LDD(128)를 형성하기 위한 Phosphorus이온의 도즈량보다 P형 LDD(126)를 형성하기 위한 BF2이온의 도즈량이 많기 때문에 NMOS트랜지스터에는 N형 LDD(128)가 형성되고 PMOS트랜지스터에는 P형 LDD(126)가 형성된다.

도 12를 참조하면, 산화막을 약 3000Å의 두께로 도포한 후 이방성 건식식각공정을 진행하면, 상기의 폴리사이드막(114, 116, 118, 120, 122, 124)의 측벽에 스페이서가 형성되며, 이는 MOS트랜지스터의 LDD구조를 형성하기 위한 것이다. 이때 상기 바이폴라 트랜지스터의 폴리사이드보호막(118, 120)은 상기 이방성 건식식각공정의 진행시 바이폴라트랜지스터의 활성영역이 손상받는 것을 방지한다.

도 13을 참조하면, 상기 도 12의 폴리사이드보호막(118, 120)과 바이폴라트랜지스터의 콜렉터전원접속을 위한 제1차 접속창(132a)이 충분히 드러나도록 통상의 사진식각공정을 사용하여 포토레지스터막(7)을 형성한 후 건식식각공정을 진행하면 상기 폴리사이드막(118, 120)이 제거됨과 동시에 제1차 콜렉터전원접속창(132a)영역의 단결정실리콘도 함께 식각되며, 이것이 본 발명의 핵심공정중의 하나이다.

도 14를 참조하면, 상기 식각공정을 진행한 직후 포토레지스터막(7)을 제거하지 않은체로 보론이온을 예컨대, 도즈량 2. 0E13#/cm2과 이온주입 에너지 50KeV로 주입하여 P형 내부베이스를 위한 P형 불순물층(134)을 형성한다. 이때 상기 P형 불순물층(134)은 바이폴라트랜지스터의 제1차 콜렉터전원접속창(132a)영역에 형성되어도 무방하다. 왜냐하면 후속공정이 진행됨에 따라 상기 제1차 콜렉터전원접속창(132a)영역에 있는 P형 불순물층이 제거됨은 물론 고농도의 N형 불순물 주입에 의해 충분히 상쇄되기 때문이다.

도 15를 참조하면, 상기의 결과물에서 포토레지스트막(7)을 제거한후 NMOS트랜지스터 영역이 노출되도록 통상의 사진공정을 사용하여 포토레지스터막을 결과물상에 형성한 후 아세닉이온을 예컨대, 도즈량 5.0E15#15/cm2과 이온주입에너지 40KeV로 이온주입하여 NMOS트랜지스터의 소오스 및 드레인(136)과 에스램기억소자용 NMOS트랜지스터의 소오스 및 드레인(138)을 형성한다. 다시 포토레지스트막을 제거한 후 바이폴라트랜지스터의 제1차 콜렉터전원접속창(132a)영역이 노출되도록 통상의 사진공정을 사용하여 포토레지스터막을 형성한 후 Phosphorus이온을 예컨대, 도즈량 5.0E15#/cm2과 이온주입에너지 80KeV로 주입하여 깊은 N+형 불순물층(140a)을 형성한다. 이 깊은 N+형 불순물층(140a)는 N+매몰층(104b)와 수직방향으로 인접하게되고 바이폴라트랜지스터의 콜렉터저항을 줄이는데 영향을 준다. 또한 상기 깊은 N+형 불순물층(140a)은 ESD(Electro Static Discharge)방지용 NMOS트랜지스터에도 형성된다(도시되지 않음). 다시 포토레지스트막을 제거한 후 PMOS트랜지스터영역과 바이폴라트랜지스터의 베이스영역중의 일부(144)가 노출되도록 통상의 사진 공정을 사용하여 포토레지스터막을 형성한 후 BF2이온을 예컨대, 도즈량 5.0E15#/cm2과 이온주입에너지 30KeV로 이온주입하여 PMOS트랜지스터의 소오스 및 드레인 영역과 바이폴라트랜지스터의 외부베이스영역(144)을 형성한다.

도 16을 참조하면, 층간 절연을 위하여 결과물 전면에 산화막(146)을 약 1000Å정도의 두께로 도포한 후 통상의 사진식각공정을 사용하여 박막 트랜지스터 부하형 에스램기억소자용 접지전원 접속영역(148b), 워드라인 전원 접속영역(148c), 바이폴라 트랜지스터의 에미터 전원전극 접속영역(148a), 그리고 바이폴라 트랜지스터의 콜렉터전원 접속창(132b)영역이 노출되도록 포토레지스터막을 형성하고, 상기 노출된 영역의 산화막을 제거한다. 이렇게 하여 각 접속영역의 접속창들을 형성함과 아울러 바이폴라 트랜지스터의 제1차 콜렉터전원접속창(132b)영역의 산화막(146)을 제거하여 단결정실리콘이 드러나게 한다.

도 17을 참조하면, TFT부하형 에스램 기억소자의 전기적 접지전원라인(154,156), TFT부하형 에스램 기억소자의 워드라인(158,160), 바이폴라 트랜지스터의 에미터 전원전극(150,152)를 형성하는 것을 도시한 것으로서, 상기 결과물의 전면에 다결정실리콘(150,154,158)을 약 1000Å정도의 두께로 도포하고, 전면에 As이온을 예컨대, 도즈량 7.0E15#/cm2과 이온주입에너지 100KeV로 주입하고, 결과물 전면에 전면에 금속실리사이드 예컨대, 텅스텐실리사이드(152, 156, 160)를 1500Å의 두께로 도포하고, 통상의 사진식각공정을 사용하여 상기 적층구조의 폴리실리콘(150, 154, 158) 및 금속실리사이드(152, 156, 160)을 소정의 모양으로 형상화한다. 한편 상기의 식각공정을 진행하면 상기 콜렉터 전원 접속창(132b) 영역의 단결정 실리콘도 동시에 식각되어 도 17에서 보여지는 바와 같이 제1차 콜렉터 전원접속창(132c)이 형성되며 이것 또한 본 발명의 핵심공정중의 하나이다. 상기 다결정실리콘(150,154,156)에 이온주입된 As는 후속의 열공정이 진행되면서 실리콘으로 확산되어 바이폴라 트랜지스터의 에미터(164)를 형성한다.

도 18은 부하형 SRAM기억소자의 TFT 바텀 게이트(162c), 부하형 SRAM기억소자의 인터콘넥션 라인(162b), 바이폴라 트랜지스터의 콜렉터의 전원접속을 위한 도전패드(162a)를 형성하는 공정으로서, 층간절연을 위한 산화막(166)을 약 2000Å의 두께로 도포한 후 바이폴라트랜지스터의 제1차 콜렉터전원접속창(132d)영역, 그리고 에스램기억소자의 인터콘넥션 라인 접속영역(163)이 노출되도록 포토레지스터막을 형성하고 노출된 영역의 산화막(166)을 제거한 후 결과물의 전면에 다결정실리콘(162a, 162b, 164c)을 1000Å의 두께로 도포하고 전면에 Ph이온을 예컨대, 도즈량 7.0E15#/cm2과 이온주입에너지 100KeV로 주입하고 통상의 사진식각공정을 사용하여 상기 적층구조의 폴리실리콘(162a, 162b, 162c)을 소정의 모양으로 형상화한다. 상기 다결정실리콘(162a, 162b, 162c)에 이온주입된 Ph는 후속공정에서 열공정이 진행되면서 실리콘으로 확산되어 도 17의 깊은 N+형 불순물층(140b)의 농도를 더 높게하여 바이폴라트랜지스터의 콜렉터저항을 줄이는데 도움을 준다. 따라서 일부 폴리실리콘(162a)은 바이폴라트랜지스터의 콜렉터전원전극을 위한 도전패드로 사용되고, 또 다른 일부의 폴리사이드(162b)는 저항형 SRAM기억소자의 인터콘넥션 라인으로 상요되고, 또 다른 일부의 폴리사이드(162c)는 부하형 SRAM기억소자의 TFT 바텀 게이트로 사용된다.

도 19는 부하형 SRAM기억소자의 TFT 소오스 및 드레인(170a)과 채널(170b)을 형성하는 것을 도시한 것으로, 산화막(168)을 약 500Å의 두께로 도포한 후 부하형 SRAM기억소자의 인터콘넥션을 위한 접속창(163)영역의 상기 산화막(168)을 통상의 사진식각공정을 사용하여 식각한다. 이때 상기 산화막(168)은 부하형 SRAM기억소자의 게이트 산화막이 된다. 다음으로 다결정 실리콘(170a,170b)를 약 500Å의 두께로 도포하고 부하형 SRAM기억소자의 TFT 소오스 및 드레인(170a)영역이 노출되도록 포토레지스터막을 형성하고 BF2이온을 예컨대, 도즈량 1.0E15#/cm2과 이온주입에너지 30KeV로 주입한 후 상기 다결정 실리콘(170a,170b)를 통상의 사진식각공정을 사용하여 특정한 형상의 모양으로 패터닝함으로써 부하형 SRAM기억소자의 TFT 소오스 및 드레인(170a)과 채널(170b)을 형성한다.

도 20는 MOS트랜지스터 및 바이폴라트랜지스터의 각 전극들을 형성하는 공정을 도시한 것으로서, 상기 결과물에 HTO(Hot Temperature Oxide)를 적층하고 다시 BPSG(Boro-Phosphorus Silicate Glass)를 적층한 후 평탄화공정을 진행한 다음 각 전극들이 형성될 영역(172, 174, 176, 178, 180)상의 상기 HTO 및 BPSG막을 통상의 사진식각공정을 사용하여 제거함으로써 접속창을 형성하고, 상기 BPSG전면에 상기 창을 완전히 채우도록 도전물질(182, 184, 186, 188, 190)을 증착한 후 패터닝하여 상기 각 전극들을 완성한다.

본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상 및 범주내에서 당업자에 의해 용이하게 변형이 가능하다.

이상과 같이 본 발명에서는 바이폴라트랜지스터의 N+매입층(104b)의 콜렉터콘택을 깊은 N+도핑층구조나 폴리실콘플러그구조를 사용하지 않고서도 콘택패드구조를 사용함으로써 콜렉터저항을 감소시킬수 있으며 공정을 단순화 시킬 수 있는 효과가 있다.

Claims (6)

1. 동일웨이퍼상에 형성되는 바이씨모오스 반도체장치에 있어서: 제1전도형의 반도체 기판상에 형성되는 소정 전도형의 반도체층; 상기 반도체층의 표면의 소정 개소에 형성되며, 상기 표면으로부터 수직하방으로 불순물농도가 작아지는 제2전도형의 웰영역; 상기 웰영역과 상기 반도체기판사이에 인접하여 형성되며, 상기 웰영역의 인접부보다 높은 불순물농도를 가지는 제2전도형의 매입영역; 상기 매입영역의 소정개소를 노출시키기 위하여 상기 반도체층에 형성되는 개구; 상기 개구내에서는 상기 매입영역의 노출된 영역과 콘택되며 상기 개구를 포함하여 상기 개구주변부의 소정부분까지 연장되어 형성되며, 균일한 두께를 가지는 도전패드; 및 상기 도전패드의 연장부와 콘택되는 금속전극을 구비하는 것을 특징으로 하는 불순물 도프드된 매입영역을 가지는 반도체장치.
2. 제1항에 있어서, 상기 매입영역은 바이폴라 트랜지스터의 고농도 콜렉터인 것을 특징으로 하는 불순물 도프드된 매입영역을 가지는 반도체장치.
3. 제1항에 있어서, 상기 도전패드는 불순물 도프드된 다결정실리콘, 불순물도프드된 비정질실리콘 또는 이들의 적층구조중의 어느 하나인 것을 특징으로 하는 불순물 도프드된 매입영역을 가지는 반도체장치.
4. 제1항에 있어서, 상기 도전패드는 불순물 도프드된 다결정실리콘과 금속실리사이드의 적층구조로 된 것을 특징으로 하는 불순물 도프드된 매입영역을 가지는 반도체장치.
5. 동일웨이퍼상에 CMOS트랜지스터와 바이폴라 트랜지스터를 구비한 BiCMOS반도체장치의 제조방법에 있어서: 제1전도형의 반도체기판의 표면에 제1전도형의 제1매입층과 제2전도형의 제2매입층을 형성하는 공정; 상기 제1 및 제2매입층이 형성된 반도체기판의 표면에 에피텍셜층을 성장시키는 공정; 상기 에피텍셜층에 제1전도형의 제1웰과 제2전도형의 제2웰을 형성하는 공정; 상기 제1전도형의 제1웰의 표면 및 제2전도형의 제2웰의 표면근방에 제1도전물질을 침적하고 침적된 제1도전물질을 패터닝함으로써, 제1전도형의 제1매입층상의 제1도전형의 제1웰의 표면근방에는 각각 NMOS트랜지스터 또는 부하저항형 SRAM기억소자용 NMOS트랜지스터를 형성하고 제2도전형의 제2매입층상의 제2도전형의 제2웰의 표면근방에는 PMOS트랜지스터의 게이트와 NPN 바이폴라 트랜지스터의 베이스가 형성될 영역에 보호막을 형성하는 공정; 상기 바이폴라 트랜지스터가 형성될 영역전체가 노출되도록 식각방지 및 이온주입방지를 위한 감광막을 형성하고, 상기 보호막을 제거함과 동시에 제2매입층 콘택을 위한 개구를 함께 형성하고, 상기 NPN_바이폴라 트랜지스터의 베이스형성을 위한 이온주입을 하고 상기 감광막을 제거하는 공정; 상기 개구형성후 전면에 제2도전물질을 침적하고 이를 패터닝하여 부하저항형 SRAM기억소자의 워드라인 및 부하저항형 SRAM기억소자의 접지전원공급배선을 형성함과 동시에 상기 상기 NPN_바이폴라 트랜지스터의 콜렉터의 전원접속창으로 사용되는 제2매입층 콘택을 위한 개구영역의 실리콘을 함께 식각하여 상기 개구를 더욱 깊게하는 공정; 상기 개구를 형성한후 전면에 제3도전물질을 침적하고 침적된 제3도전물질을 패터닝해서 상기 부하저항형 SRAM기억소자의 바텀 게이트 및 상기 제2매입층콘택을 위한 도전패드를 동시에 형성하는 공정을 구비하는 것을 특징으로 하는 제조방법.
6. 제5항에 있어서, 상기 제1,2 및 제3도전물질은 불순물도프된 폴리실리콘 및 금속실리사이드로된 폴리사이드인 것을 특징으로 하는 제조방법.