KR100208043B1 - 시험 패턴 발생기 - Google Patents

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Abstract

블록 기록 기능 시험을 고속으로 행할 수 있는 시험 패턴 발생기를 염가에 제공한다. 이를 위해, 제어 신호 발생부(15)로부터의 제1기록 신호에 의해, 데이터 발생부(13)로부터의 데이터 신호를 입력하는 데이터 레지스터(41)를 설치한다. 어드레스 발생부(12)에서 발생한 어드레스로부터 특정한 비트를 취출하는 어드레스 셀렉터(44)를 설치한다. 그리고, 제어 신호 발생부(15)로부터의 제2기록 신호에 의해, 지정된 영역으로 입력하는 마스크 데이터 레지스터 파일(42)을 설치한다. 제어 신호 발생부(15)로부터의 제3기록 신호에 의해, 지정된 영역으로 입력하는 기록 데이터 레지스터 파일(43)을 설치한다. 그리고, 상기 각 신호에 의해, 해당 데이터 레지스터(41)의 출력 데이터인지, 해당 데이터 발생기(13)의 출력 데이터인지를 합성 출력하는 데이터 포맷터(60)를 설치하여 시험 패턴 발생기를 구성한다.

Description

시험 패턴 발생기
종래의 피측정 디바이스의 좋고 나쁨을 시험하는 반도체 시험 장치의 구성예를 제8도에 도시한다. 제8도는 피측정 디바이스가 메모리의 예로서, 피시험 메모리(2)에 대하여, 어드레스 발생부(12)로부터 어드레스 신호가 공급되고, 데이터 발생부(13)로부터 데이터 신호가 공급되며, 클록 제어 신호 발생부(14)로부터 기록이나 판독등을 지정하는 클록 제어 신호가 공급된다. 이들 신호를 피시험 메모리(2)에 부여하여 기록을 완료한 후, 독출시에는 판독 데이터가 논리 비교기(3)에 부여되고, 동시에, 기대치 데이터가 패턴 발생기(1)로부터 논리 비교기(3)에 공급된다. 상기의 각 발생부는 시퀀스 제어부(11)에 의해 제어되어 있다. 그리고, 이들 각 발생부 및 제어부에 의해 패턴 발생부가 구성된다. 또, 필요에 따라서 기대치 데이터를 발생시키기 위한 버퍼 메모리로 이루어지는 기대치 발생 장치(4)가 부가되는 경우도 있다.
최근에, 피시험 메모리(이하, MUT라 칭함)의 종류가 다양화하고, 예컨대 블록 기록 기능을 갖는 메모리가 존재하며, 이들의 고속이며 복잡한 동작을 시험할 필요가 있다.
블록 기록 기능은 하기와 같은 동작 기능을 말한다.
블록 기록이란 한번의 기록 동작으로 MUT 내부의 n비트 데이터 레지스터의 데이터를 동시에 m 워드 기록하는 기능(mn 블록 기록)이고, 이 때 기록되는 워드수 m은 칼럼 어드레스의 하위수 비트로 지정된 범위이다. 예컨대 하위 2비트의 경우 4워드이다. 또한, 블록 기록시에, MUT의 데이터핀에 입력되는 데이터는 워드 마스크 데이터로서 이용되고, MUT 내부의 마스크 레지스터의 데이터는 데이터 비트 마스크 데이터로서 이용된다. 이들 각 마스크 데이터에 의해, 데이터의 재기록을 행하지 않는 데이터 비트나 워드를 개별로 지정 가능하게 되어 있다.
제9도는 MUT의 메모리 영역에 대하여 한번의 44 블록 기록으로 액세스되는 범위를 나타내는 개념도이다. 복수의 데이터 비트(D0, D1, D2, D3)에 대응하여, 각각, 칼럼 어드레스 하위 2비트를 디코드하여 지정되는 C0, C1, C2, C3로 표시되는 영역이 한번의 블록 기록으로 액세스하는 영역이다.
제10도는 44 블록 기록 동작에 의해 액세스되는 16개의 메모리 셀에 대하여 각 데이터의 관계를 나타내는 동작예이다. 4416인 셀중에 마스크 데이터 비트가(MD0, MD1, MD2, MD3)로 표시되고 있다. MUT 데이터핀에 인가되는 데이터 비트가(BD0, BD1, BD2, BD8)로 표시되고 있다. 또한, 블록 기록시에 기록 데이터로서 사용되는 데이터 레지스터 비트는 RD0, RD1, RD2 및 RD3으로 표시되어 있다. 제10도에서 마스크 데이터가 0인 것은 재기록 금지를 나타낸다. 따라서, 사선 부분이 데이터 재기록 금지가 된다. 즉, 이 부분에 대해서는 데이터의 갱신이 행해지지 않는다. 또, 블록 기록한 데이터를 독출하는 경우에는 보통 메모리의 독출과 같이 1워드씩 판독한다.
상기와 같은, 블록 기록 기능을 갖는 메모리를 시험하기 위해서는 워드방향과 비트방향의 마스크 데이터를 고려하여 기대치를 발생할 필요가 있고, 그 동작이나 조합이 복잡하기 때문에, 동작을 확인하는 기대치 데이터의 발생은 복잡하고 곤란한 것이 된다.
이러한 블록 기록 기능을 갖는 MUT를 시험하는 방식으로서, 종래 블록 기록 동작을 이뮬레이트하여 기대치를 발생하는 기대치 발생 장치를 버퍼 메모리로 구성하는 방식이 이용되고 있다. 이것은 MUT와 동등한 메모리 용량으로 블록 기록 기능을 가진 버퍼 메모리를 구성하고, MUT가 블록 기록을 행할 때, 동시에 동등한 동작을 버퍼 메모리측에서도 행하고, MUT의 블록 기록한 데이터를 판독할 때, 동시에 버퍼 메모리측을 판독하여 이것을 기대치로서 사용하는 것으로 시험을 행하는 것이다.
최근에, MUT의 동작 속도의 고속화는 눈부시고, 이 고속 동작을 행하는 MUT와 동등한 동작을 가능하게 하는 고속 버퍼 메모리를 구성하기 위해서는 장치의 대형화, 고가격화를 피할 수 없게 되어 있다. 이것은 고속 범용 메모리의 가격이 높고, 또한 메모리 용량이 작기 때문이다. 또한, MUT로부터 느린 범용 메모리를 사용하기 위해서는 상호 배치 방식을 이용하지 않으면 안되고, 이 방식은 MUT의 수배의 메모리 용량이 필요해진다. 이 때문에 장치의 대형화와 고가격화가 초래된다.
본 발명은 반도체 메모리를 시험하기 위한 시험 패턴 발생기에 관한 것으로, 특히 블록 기록 기능을 갖는 반도체 메모리를 시험하기 위한 시험 패턴 발생기에 관한 것이다.
제1도는 본 발명의 일실시예를 도시하는 시험 패턴 발생기를 포함하는 반도체 메모리 시험 장치의 블록도.
제2도는 본 발명에 따른 기대치 발생부의 블록도.
제3도는 44의 데이터 포맷터(60)의 구성예를 도시한 도면.
제4도는 선택·논리(70)의 구성예를 도시한 도면.
제5도는 데이터·멀티플렉서(80 및 90)의 구성예를 도시한 도면.
제6도는 44 블록 기록 영역의 메모리 셀의 예를 도시한 도면.
제7도는 블록 기록 영역의 기대치를 도시한 도면.
제8도는 종래의 피측정 디바이스가 바람직한지를 시험하는 반도체 시험 장치의 구성예를 도시하는 도면.
제9도는 MUT의 메모리 영역에 대하여 한번의 44 블록 기록으로 액세스되는 범위를 도시하는 개념도.
제10도는 44 블록 기록 동작에 의해서 액세스되는 16개의 메모리 셀에 대하여 각 데이터의 관계의 동작예를 나타낸 도면.
본 발명의 목적은 이들의 결점을 일소하고, 고속 동작 가능한 MUT의 블록 기록 기능 시험을 고속으로 행할 수 있는 시험 패턴 발생기를 염가에 제공하고자 하는 것이다.
본 발명에 있어서, 피측정 디바이스(2)의 논리 비교를 행하는 기대치 데이터를 발생하는 시험 패턴 발생기(1)는 제어 신호 발생부(15)로부터의 제1기록 신호에 의해, 데이터 발생부(16)로부터의 데이터 신호를 입력하는 데이터 레지스터(41)를 설치한다. 그리고 어드레스 발생부(12)에서 발생한 어드레스로부터 특정한 비트를 취출하는 어드레스 셀렉터(44)를 설치한다. 그리고, 제어 신호 발생부(15)로부터의 제2기록 신호에 의해, 데이터 발생부(13)로부터의 데이터 신호를 해당 어드레스 셀렉터(44)로부터 출력된 데이터 선택 신호에 의해 지정된 영역에 입력하는 마스크 데이터 레지스터 파일(42)을 설치한다. 그리고, 제어 신호 발생부(15)로부터의 제3기록 신호에 의해, 데이터 발생부(16)로부터의 데이터 신호를 해당 어드레스 셀렉터(44)로부터 출력된 데이터 선택 신호에 의해 지정된 영역에 입력하는 기록 데이터 레지스터 파일(43)을 설치한다. 그리고, 해당 어드레스 셀렉터(44)의 출력 신호와, 해당 마스크 데이터 레지스터 파일(42)의 출력 신호와, 해당 기록 데이터 레지스터 파일(43)의 출력 신호에 의해, 해당 데이터 레지스터(41)의 출력 데이터인지, 해당 데이터 발생기(13)의 출력 데이터인지를 합성 출력하는 데이터 포맷터(60)를 설치한다. 이와 같이, 시험 패턴 발생기를 구성한다.
또, 상기한 시험 패턴 발생기에 있어서, 제어 신호 발생부(15)로부터의 선택 신호에 의해, 해당 데이터 포맷터(60)의 출력 신호인지 해당 데이터 발생부(13)의 출력 신호인지를 선택 출력하는 멀티플렉서(50)를 설치하여 시험 패턴 발생기를 구성하여도 좋다.
본 발명에 따르면, MUT의 블록 기록을 행한 영역을 판독할 때에는 제1도에 도시된 바와 같이, 멀티플렉서(50)를 기대치 합성부(40)로부터의 기대치를 선택하도록 전환하고, 보통 MUT를 판독하여 출력되는 판독 데이터와 기대치를 논리 비교기(3)로 비교를 행하여 바람직한지 바람직하지 않은지를 판정한다. 이 때, 블록 기록 시험전에 메모리 영역을 초기화한 데이터·패턴을 다시 데이터 발생부(18)로 발생시키면서 판독 동작을 행한다. 여기서 다시 발생시킨 데이터·패턴이 마스크되어 갱신되지 않은 데이터로서 기대치 합성에 이용된다. 즉, 기대치 합성부내의 데이터 포맷터(60)로 마스크 데이터 레지스터 파일(43)이나 기록 데이터 레지스터 파일(43)의 각 마스크 데이터에 의해 RDn 데이터와 IDn 데이터를 1비트마다 전환하면서 블록 기록후의 MUT의 메모리 셀 상태와 모순되지 않는 기대치의 발생을 행한다.
본 발명의 실시예에 대해서 도면을 참조하여 설명한다.
제1도는 본 발명의 일실시예를 나타내는 시험 패턴 발생기를 포함하는 반도체 메모리 시험 장치의 블록도이다. 제2도는 해당 시험 패턴 발생기중의 기대치 발생부의 블록도이다. 제3도는 해당 기대치 발생부중의 데이터 포맷터의 구성예이다.
제1도에 도시된 바와 같이, 기대치 합성부(40)에 의해, 이하에 상세히 기술하는 블록 기록 기능에 대응한 기대치 데이터를 발생한다. 멀티플렉서(50)에서는 제어 신호 발생부(15)로부터의 제어 신호에 의해, 해당 기대치 합성부(40)의 출력을 선택하던지, 또는 종래 기능에 대응하기 위한 데이터 발생부(13)로부터의 기대치 데이터를 선택하여 논리 비교기(3)에 부여한다.
제2도는 해당 기대치 발생부의 블록도이다. 제2도에 도시된 바와 같이, 데이터 레지스터(41)는 제어 신호 발생부(15)로부터의 제1기록 명령 신호에 의해, 데이터 발생부(13)로부터의 데이터 신호를 입력하는 기능을 행한다. 이 데이터 레지스터(41)의 출력은 제7도 및 제10도에 도시된 블록 기록 영역의 기대치 합성에서의 데이터 레지스터 비트 RDn이 된다.
어드레스 셀렉터(44)는 어드레스 발생부(12)에서 발생한 MUT 어드레스중에서 블록 기록시의 일정하지 않게 되는 칼럼 어드레스 비트를 취출한다. 이 출력은 칼럼 어드레스 신호(CAi)가 된다. 또 어드레스 셀렉터(44)는 마스크 데이터(MDn)나 기록 데이터(BDn)의 각 데이터 선택 신호를 MUT 어드레스중에서 취출하는 기능을 행한다.
다음에, 마스크 데이터 레지스터 파일(42)은 제어 신호 발생부(15)로부터의 제2기록 명령 신호에 의해 데이터 발생부(13)로부터의 데이터 신호를 해당 어드레스 셀렉터(44)로부터 출력된 데이터 선택 신호에 의해 지정된 영역에 입력하는 기능을 행한다. 이 마스크 데이터 레지스터 파일(42)의 출력은 제10도에 도시된 마스크 데이터 비트 MDn이 된다.
다음에, 기록 데이터 레지스터 파일(43)은 제어 신호 발생부(15)로부터의 제3기록 명령 신호에 의해, 데이터 발생부(13)로부터의 데이터 신호를 해당 어드레스 셀렉터(44)로부터 출력된 데이터 선택 신호에 의해 지정된 영역에 입력하는 기능을 행한다. 이 기록 데이터 레지스터 파일(43)의 출력은 제10도에 도시된 블록 기록시에 MUT의 데이터핀에 인가되는 데이터 비트 BDn이 된다.
그리고, 데이터 포맷터(60)는 MUT의 블록 기록 동작에 맞추어, 입력 데이터 신호(IDn), 데이터 레지스터 비트 신호(RDn), 마스크 데이터 비트 신호(MDn), MUT의 블록 기록 사이클에 MUT의 데이터핀에 인가되는 데이터 비트 신호(BDn), 칼럼 어드레스 신호(CAi)의 각 데이터에 의해 기대치를 합성하여 EDn으로서 출력한다. 제3도는 44의 데이터 포맷터(60)의 구성예를 나타내며, 제4도는 이 중에 선택·논리(70)의 구성예를 나타낸다. 또한, 제5도는 이 중에 데이터·멀티플렉서(80, 90)의 구성예를 나타낸다.
제6도에 44 블록 기록 영역의 메모리 셀의 예를 나타낸다. 제6도에 도시된 4416의 셀에 대하여, 제5도에 도시된 바와 같이 1비트의 멀티플렉서 16개(811, 812, …844)로 구성하고, 각 멀티플렉서의 선택 입력에는 제4도에 도시된 논리 게이트군이 1대 1로 접속된다.
여기서, ID0-3은 입력 데이터 신호를 RD0-3은 데이터 레지스터 신호를 나타낸다. 16개의 멀티플렉서의 출력은 D0 내지 D3의 각 데이터 비트마다 4대 1멀티플렉서(911, 921, …941)에 접속되고, 이 멀티플렉서의 2비트 선택 입력에 어드레스 셀렉터(44)로부터의 칼럼 어드레스의 하위 2개의 비트 신호(CA0, CA1)를 접속하는 것에 의해, 4416비트의 데이터가 칼럼 어드레스의 하위 2개의 비트 신호에 의해 4비트씩 보통의 메모리·판독 데이터와 같은 4비트의 기대치 ED0 내지 ED3으로 변환된다.
동작 순서는 다음과 같이 행한다. 먼저, MUT의 블록 기록 기능 시험전에, 기대치 발생부내의 어드레스 셀렉터(44)에 대하여, 블록 기록시에 일정하지 않게 되는 칼럼 어드레스의 비트의 지정, 즉 블록 구성의 지정을 행하고, 또한, 데이터 레지스터(41)나 마스크 데이터 레지스터 파일(42)의 데이터를 전환하는 어드레스 비트의 지정을 행한다. 이 어드레스 비트의 지정은 메모리의 시험 영역마다, 어떠한 마스크 데이터로 시험을 행하는가라고 하는 MUT의 테스트 규정에 기초하여 지정을 행한다. 예컨대, 혹시, 모든 메모리 영역에 대해서 같은 테스트 데이터로 시험을 행하는 경우에는 데이터 전환 신호를 전부 제로(0)로 설정한다.
다음에, MUT의 블록 기록 시험으로서, MUT의 블록 기록 기능을 시험하는 메모리 영역에 데이터를 통상의 기록 동작으로 기록을 행하고, 메모리 셀을 초기화한다. 이때, 기대치 발생부에 대해서는 동작을 행할 필요는 없다. 그리고, MUT 내부 데이터 레지스터에 블록 기록 데이터를 기록할 때, 같은 데이터를 기대치 발생부의 데이터 레지스터(41)에도 기록을 행한다.
다음에, MUT 내부마스크 레지스터에 마스크 데이터를 기록할 때, 같은 데이터를 기대치 발생부의 마스크 데이터 레지스터 파일(42)에 기록한다. 이 때, 이 마스크 데이터로 블록 기록을 행하는 메모리의 시험 영역내의 어드레스를 어드레스 발생부에서 발생시킨다.
다음에, MUT의 블록 기록 동작을 행한다. 이 때, 기대치 발생부는 MUT의 데이터핀에 인가하고 있는 데이터를 기록 데이터 레지스터 파일(43)에 입력한다. 이 기록 데이터 레지스터 파일(43)에 대한 데이터의 수신은, MUT의 블록 기록 동작마다는 아니고, 이 데이터로 블록 기록을 행하는 메모리의 시험 영역내에 대해서, 한번의 실행으로 좋다. MUT 측은, 필요한 회수에 대해서 블록 기록 동작을 행한다.
이와 같이, MUT의 마스크 레지스터의 데이터나 데이터 레지스터의 데이터를 바꾸어 MUT의 모든 시험 영역에 블록 기록을 행한다. 또, 모든 시험 영역에 블록 기록을 행하기 전, 행한 후에 합쳐서 기록 데이터 레지스터 파일(43)이나 마스크 데이터 레지스터 파일(43)에 데이터를 기록하는 순서로도 좋다.
MUT의 블록 기록을 행한 영역을 판독할 때에는 제1도에 도시된 바와 같이, 멀티플렉서(50)를 기대치 합성부(40)로부터의 기대치를 선택하도록 전환하고, 보통 MUT를 판독하여 출력되는 판독 데이터와 기대치를 논리 비교기(3)로 비교를 행하여 바람직한지를 판정한다. 이 때, 블록 기록 시험전에 메모리 영역을 초기화한 데이터·패턴을 다시 데이터 발생부(13)에서 발생시키면서 판독 동작을 행한다. 여기서 다시 발생시킨 데이터·패턴이 마스크되어 갱신되지 않는 데이터로서 기대치 합성에 이용된다. 즉, 기대치 합성부내의 데이터 포맷터(60)로 마스크 데이터 레지스터 파일(42)이나 기록 데이터 레지스터 파일(43)의 각 마스크 데이터에 의해 RDn 데이터와 IDn 데이터를 1비트마다 전환하면서 블록 기록후의 MUT 메모리 셀의 상태와 모순되지 않는 기대치의 발생이 가능해진다.
이상과 같이, 본 발명에 따른 기대치 패턴에 있어서는 종래와 같이 범용 메모리를 다수 사용하지 않고, 제4도에 도시된 바와 같이, 선택·논리는 앤드게이트 1단에 의해 구성되어 있으며, 고속인 동작이 가능하고, 또한 염가에 실현된다. 또한, 제5도에 도시된 바와 같이, 데이터·멀티플렉서는 2입력 또는 4입력 셀렉터에 의해 구성되어 있고, 고속인 동작이 가능하며, 또한 염가에 실현된다. 이와 같이, 데이터 포맷터(60)는 고속·염가이고, 다른 레지스터(41, 42, 43)나 셀렉터(44) 또는 멀티플렉서(50)도 고속·염가 실현된다.
본 발명은 이상 설명한 바와 같이 구성되어 있으므로, 블록 기록 기능 시험을 고속으로 행할 수 있는 시험 패턴 발생기를 염가에 제공할 수 있다.

Claims (2)

  1. 피측정 디바이스(2)의 논리 비교를 행하는 기대치 데이터를 발생하는 시험 패턴 발생기(1)에 있어서, 제어 신호 발생부(15)로부터의 제1기록 신호에 의해, 데이터 발생부(13)로부터 데이터 신호가 입력되는 데이터 레지스터(41)와; 어드레스 발생부(12)에서 발생한 어드레스로부터 특정한 비트를 취출하는 어드레스 셀렉터(44)와; 제어 신호 발생부(15)로부터의 제2기록 신호에 의해, 데이터 발생부(13)로부터의 데이터 신호를 해당 어드레스 셀렉터(44)로부터 출력된 데이터 선택 신호에 의해 지정된 영역에 입력하는 마스크 데이터 레지스터 파일(42)과; 제어 신호 발생부(15)로부터의 제3기록 신호에 의해, 데이터 발생부(13)로부터의 데이터 신호를 해당 어드레스 셀렉터(44)로부터 출력된 데이터 선택 신호에 의해 지정된 영역에 입력하는 기록 데이터 레지스터 파일(43)과; 해당 어드레스 셀렉터(44)의 출력 신호와, 해당 마스크 데이터 레지스터 파일(42)의 출력 신호와, 해당 기록 데이터 레지스터 파일(43)의 출력 신호에 의해, 해당 데이터 레지스터(41)의 출력 데이터인지, 해당 데이터 발생기(13)의 출력 데이터인지를 합성 출력하는 데이터 포맷터(60)를 구비하는 것을 특징으로 하는 시험 패턴 발생기.
  2. 제1항에 있어서, 제어 신호 발생부(15)로부터의 선택 신호에 의해, 해당 데이터 포맷터(60)의 출력 신호인지 해당 데이터 발생부(13)의 출력 신호인지를 선택 출력하는 멀티플렉서(50)를 추가로 구비하는 것을 특징으로 하는 시험 패턴 발생기.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6032281A (en) * 1996-01-12 2000-02-29 Advantest Corp. Test pattern generator for memories having a block write function
JP3233068B2 (ja) * 1997-05-23 2001-11-26 安藤電気株式会社 パターン発生装置
JP3235523B2 (ja) * 1997-08-06 2001-12-04 日本電気株式会社 半導体集積回路
JPH11111000A (ja) * 1997-09-30 1999-04-23 Ando Electric Co Ltd 半導体メモリの故障自己診断装置
US6161206A (en) * 1998-04-30 2000-12-12 Credence Systems Corporation Pattern generator for a semiconductor integrated circuit tester
JP2001312897A (ja) * 2000-04-27 2001-11-09 Nec Corp メモリ試験装置及び試験方法
ATE329690T1 (de) * 2000-05-19 2006-07-15 Johnson Matthey Plc Katalysatoren mit hoher kobaltoberfläche
DE10209078A1 (de) * 2002-03-01 2003-09-18 Philips Intellectual Property Integrierter Schaltkreis mit Testschaltung

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4369511A (en) * 1979-11-21 1983-01-18 Nippon Telegraph & Telephone Public Corp. Semiconductor memory test equipment
US4370746A (en) * 1980-12-24 1983-01-25 International Business Machines Corporation Memory address selector
JP2613411B2 (ja) * 1987-12-29 1997-05-28 株式会社アドバンテスト メモリ試験装置
EP0541839B1 (en) * 1991-11-11 1993-07-28 Hewlett-Packard GmbH Apparatus for generating test signals
JP3201423B2 (ja) * 1992-02-21 2001-08-20 株式会社アドバンテスト メモリ試験装置
JP3285037B2 (ja) * 1992-02-25 2002-05-27 株式会社アドバンテスト メモリ試験装置
JPH07220499A (ja) * 1994-01-31 1995-08-18 Ando Electric Co Ltd パターン発生装置

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