KR100242591B1 - 스큐 보상회로를 가지는 장치 및 그 제어방법 - Google Patents

Abstract

본 발명은 스큐 보상회로를 가지는 장치 및 그 제어방법에 관한 것으로, 특히 마스터부와 슬레이브부로 구성되는 시스템에서 마스터부와 슬레이브부 사이 연결된 버스를 통해 신호를 송/수신할 경우 발생하는 스큐를 시스템에서 자체적으로 제거하도록 스큐 제거부를 구현하고, 이의 딜레이부를 조정하여, 모든 신호에 대해 스큐가 없게하므로써, 시스템 고속 동작시 안정적인 셋-업/홀드 타임을 제공하여 시스템의 성능을 향상시키는 잇점이 있다.

Description

스큐 보상회로를 가지는 장치 및 그 제어방법

본 발명은 스큐 보상회로를 가지는 장치 및 그 제어방법에 관한 것으로, 특히 마스터부와 슬레이브부로 구성되는 시스템에서 마스터부와 슬레이브부 사이에 연결된 버스를 통해 신호를 송/수신할 경우 발생되는 스큐를 보상하여, 데이타의 안정된 고속전송이 이루어질 수 있도록 한 스큐 보상회로를 가지는 장치 및 그 제어방법에 관한 것이다.

일반적으로, 마스터부와 슬레이브부로 구성되는 시스템들은 마스터부와 슬레이브부 사이를 버스로 연결하고 이 버스를 통해 데이타를 전송하도록 하는데, 이런 경우에는 신호가 전송될시 인쇄회로기판(PCB)의 영향 등으로 신호들 사이에 스큐가 발생하게 되는 바, 이를 제1도 및 제2도를 참조하여 설명하면 다음과 같다.

제1도는 마스터부와 슬레이브부로 구성되는 일반적인 장치의 블럭도를 나타내는 도면으로, 마스터부(1)와 복수개의 슬레이브부(2)들이 복수개의 버스(버스0~버스j)를 통해 연결되어 있다.

이때 보편적으로 버스는 인쇄회로상의 라인으로 구성되며, 버스와 마스터 사이 그리고 버스와 슬레이브 사이는 다시 솔더링(SOLDERING)에 의해 연결된다.

이때 각 버스 신호들의 내적 또는 외적 환경이 모두 동일할 수 없기 때문에 신호들은 그 기준시간보다 일정시간(SETUP TIME) 먼저 슬레이브부에 인가되어야 하고, 또 안정적으로 슬레이브부가 그 신호들을 받기 위하여 일정시간(HOLD TIME)을 유지하고 있어야 한다.

그런데, 시스템의 고속동작 상태에서는 이들 시간(SETUP / HOLD TIME)이 매우 작은데(약 0.3㎱) 비해 상대적으로 버스 신호간의 스큐 값이 최소 약 0.2㎱ 이므로, 두 신호가 스큐를 최악의 상태로 갖게 되면 상기 각 일정시간(SETUP / HOLD TIME) 보다 크게되어 시스템이 고속동작을 못하게 된다.

예를 들면, 신호들이 2㎱ 주기로 동작한다면 1㎱의 “하이/로우”에서 신호를 입력받아야 하는데 신호의 라이징/폴링 타임이 약 0.2㎱라면, 신호의 셋-업 타임 또는 홀드 타임은 0.35㎱ 정도가 된다.

그런데, 이러한 상태에서 스큐가 +0.1㎱로 발생되면 셋-업 타임이 0.45㎱가 되어 정해진 스펙에서 어긋나게 되고, 스큐가 -0.1㎱로 발생되면 셋-업 타임은 0.35㎱ 그대로 이지만 홀드 타임은 0.45㎱가 되어 역시 정해진 스펙에서 어긋나게 된다.

한편, 상기와 같이 구성된 시스템에서 마스터부(1)에서 슬레이브부(2)로 데이타를 전송하거나, 반대로 슬레이브부(2)에서 마스터부(1)로 데이타를 전송할때 발생되는 스큐를 타이밍도로 보면 제2도에 도시된 바와 같이, 버스i(제2(a)도))와 버스j(제2(b)도) 사이에 소정의 스큐(tSKEW)가 발생한 것을 볼 수 있다.

즉, 버스j(제2(b)도)에서 첫번째 신호는 스큐가 마이너스(-) 값이므로 셋-업 타임(tS)은 그대로 이지만 홀드 타임(tH)은 증가하였으며, 그 다음 입력된 신호는 스큐가 플러스(+) 값이므로 홀드 타임은 그대로 이지만 셋-업 타임이 증가한 상태가 된다.

이와같이 신호 전송상에서 발생되는 스큐는 상기에서도 언급한 바와 같이 그 값이 각 일정시간 보다 크게되면 시스템의 고속동작을 방해하는 요인으로 작용하게 되는 문제점이 있다.

본 발명은 상기에 기술한 바와 같은 종래 문제점을 해결하기 위해, 슬레이브부에 스큐를 제거하기 위한 스큐 보상회로를 부가하여 초기 전원 인가 후 시스템 동작전에 마스터부가 슬레이브부에 각 신호를 보내고 다시 상기 슬레이브부의 출력을 받아 신호들간의 스큐 시간을 검출한 다음 이를 보상하도록 슬레이브부를 제어하여 슬레이브부가 해당되는 신호에 대해 각각 시간 보상을 하여 모든 신호가 스큐없는 동작을 하도록 하는데 목적이 있다.

제1도는 일반적인 마스터부와 슬레이브부를 포함하는 장치의 블럭도.

제2도는 제1도의 장치를 통해 송/수신되는 신호의 스큐 발생을 도시한 타이밍도.

제3도는 본 발명에 의해 구현된 스큐 제거부를 포함하는 데이타 전송장치의 개략 블럭도.

제4도는 제3도의 스큐 제거부의 상세 블럭도.

제5도는 본 발명에 의한 스큐 제거부 배치의 다른 실시예를 나타내는 블럭도.

제6도는 본 발명에 의한 스큐 제거부 배치의 또 다른 실시예를 나타내는 블럭도.

* 도면의 주요부분에 대한 부호의 설명

1 : 마스터부 2,100 : 슬레이브부

10 : 인-스큐 제거부 20 : 아웃-스큐 제거부

12-1~12-n : 딜레이부 11-1~11-n : 이진 카운터

13 : 버퍼부 30 : 스큐 제거부

40 : 소켓

상기와 같은 목적을 달성하기 위해 본 발명에서는 마스터부와 슬레이브부를 포함하는 장치에 있어서, 상기 마스터부와 슬레이브부 사이 데이타 송/수신시 발생되는 스큐를 제거하도록; 상기 슬레이브부는 복수개의 버스를 통해 슬레이브부 측으로 입력되는 데이타들에 대한 스큐를 제거하는 인-스큐 제거부와; 슬레이브부에서 출력되는 데이타들에 대한 스큐를 제거하기 위한 아웃-스큐 제거부로 이루어진 스큐 제거부를 포함하는 것을 특징으로 한다.

또한, 상기와 같은 목적을 달성하기 위해 본 발명에서는 마스터부와 슬레이브부를 포함하는 장치의 데이타 송/수신 방법에 있어서, 스큐 제거부의 동작을 제어하는 인에이블 신호와, 카운터를 제어하는 제어신호가 마스터부로 부터 입력되면, 상기 제어신호에 따라 카운터부를 통해 딜레이부의 출력을 제어하여 데이타를 전송하는 단계와; 상기 단계에서 전송된 데이타의 스큐 시간을 검출하여 스큐시간이 존재하지 않을때까지 상기 카운터부와 딜레이부를 반복 제어하는 단계와; 상기 단계에서 스큐 시간이 존재하지 않는 상태가 되면 그때의 딜레이 제어값을 데이타 전송장치의 초기값으로 셋팅하는 단계를 포함하여; 데이타 송/수신시 발생하는 스큐를 제거하는 것을 특징으로 한다.

상술한 목적 및 특징들, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

제3도는 본 발명에 의해 구현된 스큐를 보상해주는 스큐 제거부를 포함하는 슬레이브부(100)의 블럭도로, 복수개의 버스(버스0 ~ 버스j)를 통해 슬레이브부 측으로 입력되는 데이타들에 대한 스큐를 제거하는 인-스큐 제거부(10)와; 슬레이브부에서 출력되는 데이타들에 대한 스큐를 제거하기 위한 아웃-스큐 제거부(20)를 포함한다.

상기 인-스큐 제거부(10)는 제4도에 도시된 바와같이 마스터부(1)에서 스큐 보상회로를 동작시키도록 하는 인에이블 신호(En)가 입력되면 동작상태가 되고, 이어 마스터부(1)로부터 출력되는 제어신호(Ctrl)를 입력받아 각각의 버스(버스0 ~ 버스j)를 통해 입력되는 데이타(IN)의 출력을 제어하는 복수개의 이진 카운터(11-1 ~ 11-n)와; 상기 복수개의 이진 카운터(11)에 각각 대응되도록 연결되며, 이 이진 카운터(11-1 ~ 11-n)로부터 출력되는 제어신호(S0 ~ Sn) 값에 따라 상기 입력된 데이타(IN)를 소정시간 지연시킨 후 출력하는 복수개의 딜레이부(12-1 ~ 12-n)와; 상기 딜레이부(12-1 ~ 12-n)로부터 출력된 데이타를 버퍼링출력하는 버퍼부(13)를 포함한다.

상기 아웃-스큐 제거부(20)는 상기 인-스큐 제거부(10)와 동일한 구조를 가지며, 단지 차이점은 제4도의 딜레이부(12-1 ~ 12-n)에 입력되는 신호가 슬레이브부(100) 내에서 마스터부(1)로 출력되는 신호로써, 상기 아웃-스큐 제거부(20)를 통해 스큐가 제거된 후 상기 각각의 버스(버스0 ~ 버스j)를 거쳐 마스터부(1)로 입력되는 신호이다.

상기와 같이 구성된 슬레이브부의 동작은 시스템을 정상적인 상태로 작동시키기 전에 초기 상태에서 마스터부(1)와 슬레이브부(100)의 데이타 전송상태를 체크하여 스큐를 제거하기 위한 딜레이값을 설정하기 위해 동작시키는 것으로, 마스터부(1)에서 데이타가 전송되는 경우를 설명하면, 상기 각각의 버스(버스0 ~ 버스j)를 통해 슬레이브부(100)로 데이타가 입력되면 이 데이타는 인-스큐 제거부(10)로 입력된다.

이때 마스터부(1)에서는 상기 인-스큐 제거부(10)로 인-스큐 제거동작을 실행하도록 하는 인에이블 신호(En)를 출력함과 동시에 이진 카운터(11-1)에도 제어신호(Ctrl)를 입력한다.

상기 제어신호(Ctrl)를 입력받은 이진 카운터(11-1)는 딜레이부(12-1)에 제어신호(S0)를 출력하여 딜레이(12-1)부에 래치 중인 데이타를 버퍼부(13)로 출력하도록 한다.

그리고, 상기 출력신호를 마스터부(1)에서 재 입력받아 스큐 시간을 검사하고, 아직 스큐가 모두 제거되지 않은 상태이면 딜레이부(12-2)를 제어하여 상기 출력신호가 딜레이부(12-2)를 통해 출력될 수 있도록 이진 카운터(11-2)를 제어한다.

그리고, 상기 딜레이부의 출력을 제어하는 과정을 스큐가 제거되는 순간까지 연속적으로 반복하여 실행한다.

이처럼 상기 각각의 버스(버스0 ~ 버스j)를 통해 마스터부(1)로부터 입력되는 신호에 대해 슬레이브부(100) 자체 내에서 각각의 신호에 대한 스큐 시간을 제거할 수 있는 지연시간을 결정하고 나면, 시스템에 존재하는 슬레이브부(100)내에서 데이타를 입력받는 동작을 각각의 버스(버스0 ~ 버스j)에 따라 다르게 조정하여 결론적으로 스큐 없이 동시에 데이타를 입력받을 수 있도록 한다.

한편, 슬레이브부(100) 내의 아웃-스큐 제거부(20) 동작을 살펴보면 이는 인-스큐 제거부(10)의 동작과 유사한 바, 슬레이브부(20) 측에서 마스터부(1) 측으로 데이타를 전송하기 전에 각각의 버스(버스0 ~ 버스j)를 통해 출력되는 데이타의 스큐를 제거하여 출력하는 것으로, 이 동작 역시 시스템의 초기상태에서 슬레이브부(100)에서 출력되는 데이타를 입력받은 마스터부(1)에서 데이타의 스큐를 검출해 본 다음 데이타에 스큐가 존재하면 슬레이브부(100) 내의 아-웃 스큐 제거부(20)를 동작시키도록 하는 인에이블 신호(En)를 출력한다.

그리고 상기 신호를 출력함과 동시에 이진 카운터(11-1)를 제어하는 제어신호(Ctrl)를 출력하며, 이 신호를 입력받은 이진 카운터(11-1)에서는 딜레이부(12-1)를 제어하는 제어신호(S0)를 출력해 래치되어 있는 데이타를 버퍼부(13)로 출력할 수 있도록 한다.

그리고 상기 출력된 데이타는 다시 마스터부(1)에 입력되어 스큐 시간이 있는지의 여부를 판단케 된다.

판단한 결과 역시 스큐가 존재하면 다음 딜레이부(12-2)를 통해 데이타가 출력될 수 있도록 마스터부(1)는 이진 카운터(11-2)를 제어하며, 이 과정을 스큐가 완전히 제거될 때까지 반복적으로 행한다.

그리고 상기 인-스큐 제거부(10)에서 행했던 것과 동일하게 스큐가 제거되는 지연시간을 버스(버스0 ~ 버스j)별로 각각 정하고 나면 이를 셋-팅시켜 시스템이 정상적으로 작동될시 스큐가 제거된 데이타의 전송이 이루어질 수 있도록 한다.

참고로, 상기처럼 마스터부와 슬레이브부로 구성되는 장치를 반도체 장치에서 예를 들면 마스터부는 컨트롤러 부분이 되고, 슬레이브부는 메모리 부분이 된다.

제5도는 본 발명에 의해 상기와 같이 구현되는 각 스큐 제거부를 설치하는 다른 실시예를 나타내는 블럭도로, 스큐 제거부(30 : 이는 상기 인-스큐 제거부와 아웃-스큐 제거부를 합한 블럭임)와 슬레이브부(2)를 하나의 인쇄회로기판에 모듈식으로 구성한 뒤 이를 시스템의 마더-보드에 연결되어 있는 소켓(40)에 장착하므로써, 스큐 제거부(30)를 상기 슬레이브부(100) 내에 포함하여 구현하는 것이 아니라 외부에 구현한 상태이다.

단, 이때에는 각 슬레이브부(2)마다 일대일 대응되는 스큐 제거부(30)가 연결되어야 하며, 상기 슬레이브부(2)는 모듈로 되어 있기 때문에 하나의 모듈에 복수개의 슬레이브부(2)가 존재하기도 한다.

제6도는 상기 스큐 제거부(30)의 설치에 따른 또 다른 실시예를 나타내는 도면으로, 복수개의 슬레이브부(2)가 하나의 스큐 제거부(30)를 공유하도록 배치한 상태를 나타내며, 이때에는 스큐 제거부(30)를 마더-보드상에 직접 연결을 하고, 상기 스큐 제거부(30)에 복수개의 슬레이브부(2)를 연결하여 공유토록 한다.

그리고 상기 제5도 및 제6도에서처럼 마더 보드상에 소켓(40)을 이용하여 스큐 제거부(30)를 연결하는 것이나, 마더 보드상에 스큐 제거부(30)를 직접 연결하는 방식은 특별한 언급을 하지않았는 바, 이는 마더 보드를 가지는 모든 장치에서 기능 확장을 하는 사항은 이미 손쉽게 확장할 수 있는 공지의 사항이므로 생략한 것이다.

이상에서 상세히 설명한 바와 같이, 본 발명은 마스터부와 슬레이브부로 이루어진 시스템에서 버스를 통해 데이타 전송이 이루어질때 발생되는 스큐를 시스템에서 자체적으로 제거하도록 딜레이부를 조정하므로써, 모든 신호에 대해 스큐 시간이 없게 되므로 시스템 고속 동작시 안정적인 셋-업/홀드 타임을 제공하여 시스템의 성능을 향상시키는 잇점이 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

1. 마스터부와 슬레이브부를 포함하는 장치에 있어서, 상기 슬레이브부 내부에 복수개의 버스를 통해 슬레이브부 측으로 입력되는 데이타들에 대한 스큐를 제거하는 인-스큐 제거부와; 슬레이브부에서 출력되는 데이타들에 대한 스큐를 제거하는 아웃-스큐 제거부로 구성되는 스큐 제거부를 구비함을 특징으로 하는 스큐 보상회로를 가지는 장치.
2. 제1항에 있어서, 상기 인-스큐 제거부는 마스터부로부터 입력되는 제어신호를 입력받아 각각의 버스를 통해 입력되는 데이타의 출력을 제어하는 복수개의 이전 카운터와; 상기 복수개의 이전 카운터에 각각 대응되도록 연결되며, 이 이진 카운터로부터 출력되는 제어신호 값에 따라 상기 마스터부로 부터 입력된 데이타를 소정시간 지연시킨 후 출력하는 복수개의 딜레이부와; 상기 딜레이부로부터 출력된 데이타를 버퍼링출력하는 버퍼수단을 포함하는 것을 특징으로 하는 스큐 보상회로를 가지는 장치.
3. 제1항에 있어서, 상기 아웃-스큐 제거부는 마스터부로부터 입력되는 제어신호를 입력받아 각각의 버스를 통해 입력되는 데이타의 출력을 제어하는 복수개의 이진 카운터와; 상기 복수개의 이진 카운터에 각각 대응되도록 연결되며, 이 이진 카운터로부터 출력되는 제어신호 값에 따라 상기 슬레이브부로부터 입력된 데이타를 소정시간 지연시킨 후 출력하는 복수개의 딜레이부와; 상기 딜레이부로부터 출력된 데이타를 버퍼링출력하는 버퍼수단을 포함하는 것을 특징으로 하는 스큐 보상회로를 가지는 장치.
4. 제1항에 있어서, 상기 스큐 제거부는 마더-보드 상에 형성된 소켓에 연결하므로써, 모듈화된 복수개의 슬레이브부 외부에 연결하는 것을 특징으로 하는 스큐 보상회로를 가지는 장치.
5. 제1항에 있어서, 상기 스큐 제거부는 마더-보드 상에 직접 연결하므로써, 하나의 스큐 제거부를 복수개의 슬레이브부들이 공유하도록 하여 슬레이브부 외부에 연결하는 것을 특징으로 하는 스큐 보상회로를 가지는 장치.
6. 마스터부와 슬레이브부를 포함하는 장치의 데이타 송/수신 방법에 있어서, 스큐 제거부의 동작을 제어하는 인에이블 신호와, 카운터를 제어하는 제어신호가 마스터부로부터 입력되면, 상기 제어신호에 따라 카운터부를 통해 딜레이부의 출력을 제어하여 데이타를 전송하는 단계와; 상기 단계에서 전송된 데이타의 스큐 시간을 검출하여 스큐시간이 존재하지 않을때까지 상기 카운터부와 딜레이부를 반복 제어하는 단계와; 상기 단계에서 스큐 시간이 존재하지 않는 상태가 되면 그때의 딜레이 제어값을 데이타 전송장치의 초기값으로 셋팅하는 단계를 포함하여; 데이타 송/수신시 발생하는 스큐를 제거하는 것을 특징으로 하는 스큐 보상 회로를 가지는 장치 제어 방법.