KR100262003B1 - 반도체 메모리 - Google Patents

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Abstract

본 발명은 반도체 메모리에 관한 것으로, 워드라인에 의해 구동되고 비트라인을 통하여 데이타가 입력 또는 출력되는 다수개의 메모리 셀을 구비하고, 상기 비트라인을 상호 공유하는 이웃한 두 개의 메모리 셀 매트릭스와; 제 1 제어신호에 의해 제어되어 상기 이웃한 두 개의 메모리 셀 매트릭스 사이에서 상기 비트라인을 전기적으로 연결하거나 단절시키는 제 1 스위칭 수단과; 제 2 제어신호에 의해 제어되어 상기 이웃한 두 개의 메모리 셀 가운데 하나의 메모리 셀 매트릭스와 제 1 스위칭 수단 사이에 연결되어 상기 비트라인을 전기적으로 연결하거나 단절시키는 제 2 스위칭 수단과; 제 3 제어신호에 의해 제어되어 상기 제 1 스위칭 수단과 상기 제 2 스위칭 수단 사이에 연결되는 비트라인과 상기 공통 데이타 입출력라인을 전기적으로 연결하거나 단절시키는 제 3 스위칭 수단을 포함하여 이루어져서, 각각의 메모리 셀 매트릭스의 비트라인을 스위칭 소자로 연결하고 각각의 메모리 셀 매트릭스의 비트라인을 선택적으로 연결하거나 단절시킬 수 있도록 하여, 일반 모드에서는 정상적인 데이타 기록동작이 이루어지도록 하고 테스트 모드에서는 각각의 메모리 셀 매트릭스에 연속적인 데이타 기록이 가능하도록 하여 테스트 모드에 소요되는 동작시간을 크게 단축시키는 반도체 메모리를 제공한다.

Description

반도체 메모리
본 발명은 반도체 메모리에 관한 것으로, 메모리 셀 매트릭스의 좌측과 우측에 대칭적으로 센스앰프를 구비하고, 공통 데이타 입출력라인을 갖는 반도체 메모리에 관한 것이다.
반도체 메모리 가운데 공통 데이타 입출력라인을 갖는 반도체 메모리는 메모리 셀 어레이의 비트라인 쌍들이 한 쌍의 공통 데이타 입출력라인을 공유하도록 구성된다. 도 1은 이와 같은 종래의 공통 데이타 입출력라인을 갖는 반도체 메모리를 나타낸 블록도이다. 도 1에 MAT0∼MAT7로 나타낸 부분은 하나의 메모리 셀 어레이(10∼17)를 구성하는 다수개의 매트릭스를 의미한다. 도 1에는 도시하지 않았으나, 메모리 셀 어레이(10∼17)는 워드라인에 의해 구동하고, 비트라인을 통하여 데이타가 입출력되는 메모리 셀 들이 매트릭스 형태로 배열되어 있다. 또한 각각의 메모리 셀의 비트라인은 공통 데이타 입출력라인과 연결되어 있다.
이와 같은 종래의 반도체 메모리의 셀 어레이에 데이타를 기록하는 과정은 다음과 같다. 데이타 입력버퍼(19)에 입력된 데이타는 스위치 블록(21)을 통하여 라이트 앰프(20)에 전달된다. 라이트 앰프(20)에서는 데이타 버퍼(19)로부터 전달된 일반 디지탈 신호 레벨의 데이타를 충분히 증폭시켜서 공통 데이타 입출력라인에 싣는다. 도 1에서 스위치 블록(21)은 제어회로(18)에 의해 제어되는데 제어회로에서는 현재 데이타를 기록할 메모리 셀 매트릭스를 선택한다.
도 2는 도 1에 나타낸 종래의 반도체 메모리를 상세히 나타낸 도면이다. 도 2에는 도 1에 나타낸 여덟 개의 메모리 셀 매트릭스 가운데 두 개의 메모리 셀 매트릭스(10)(11)만을 나타내었다. 각각의 메모리 셀 매트릭스(10)(11)에는 좌우에 센스앰프(S/A1∼S/A8)가 구비되어 있다. 각각의 센스앰프들은 메모리 셀 어레이의 비트라인에 연결되어 있어, 데이타 판독시에 비트라인에 실린 데이타 신호의 레벨을 검출하여 증폭한다. 또한 각각의 비트라인은 소정의 스위칭 수단을 통하여 공통 데이타 입출력라인과 연결된다.
이와 같은 연결관계를 메모리 셀 매트릭스(10)의 센스앰프(S/A1)와 비트라인 쌍(54)(55)을 예로 들어 설명하면 다음과 같다. 메모리 셀에 데이타 신호를 전달하거나 메모리 셀로부터 출력된 데이타 신호가 실리는 비트라인 쌍(54)(55)은 스위칭 소자인 두 개의 엔모스 트랜지스터(24)(25)를 통하여 센스앰프(S/A1)에 연결된다. 엔모스 트랜지스터(24)(25)는 센스앰프(S/A1)와 비트라인(24)(25)을 전기적으로 연결하거나 단절시키기 위한 것으로, 좌측선택신호(SHL)가 하이레벨일 때 턴 온된다. 센스앰프(S/A1)와 두 개의 엔모스 트랜지스터(24)(25) 사이의 비트라인 부분에는 역시 스위칭 소자인 또 다른 엔모스 트랜지스터(22)(23)를 통하여 공통 데이타 입출력라인 쌍(IOCT)(IOCB)이 연결된다. 두 개의 엔모스 트랜지스터(22)(23)는 컬럼 선택신호(70)에 의해 온·오프된다. 도 2에는 센스앰프(S/A1) 쪽의 공통 데이타 입출력라인쌍(IOCT)(IOCB)과 좌측선택신호(SHL)를 그룹화하여 L0으로 표시하였다. 메모리 셀 매트릭스(10)의 우측에도 상술한 구성과 동일한(그러나 대칭적인) 연결관계를 갖는 또 다른 센스앰프(S/A3)가 연결되며, 센스앰프(S/A3) 쪽의 공통 데이타 입출력라인쌍(IOCT)(IOCB)과 우측선택신호(SHR)를 그룹화하여 R0으로 표시하였다. 또한 메모리 셀 매트릭스(11)에서도 같은 구조로 센스앰프들이 연결되어 있으나 각각의 메모리 셀 매트릭스의 비트라인은 전기적으로 서로 격리되어 있다.
이와 같은 대칭적 구조의 센스앰프를 구비한 종래의 메모리 셀 어레이에 데이타를 기록하기 위해서는 하나의 메모리 셀 매트릭스에서만 소정 어드레스의 워드라인이 활성화되어 메모리 셀을 턴 온시킨다. 공통 데이타 입출력라인(IOCT)(IOCB)에 실린 데이타는 엔모스 트랜지스터(22)(23)(24)(25)가 턴 온됨에 따라 비트라인(54)(55)에 실린다. 이때 활성화된 워드라인에 의해 메모리 셀이 턴 온되어 있으므로 비트라인(54)(55)의 데이타 신호가 그대로 메모리 셀에 입력되어 저장된다. 이와 같은 일련의 동작이 메모리 셀 어레이의 모든 워드라인에 연결된 메모리 셀을 대상으로 이루어져서 메모리 셀의 기록동작이 구현된다.
그러나 이와 같은 종래의 반도체 메모리의 데이타 기록동작은 테스트 시간의 증가를 초래한다. 즉 메모리 셀 어레이의 크기가 매우 큰 경우에는 테스트용 데이타의 기록동작이 각각의 메모리 셀 매트릭스을 대상으로 이루어지기 때문에 테스트 시간이 크게 증가하는 것이다.
따라서 본 발명은 각각의 메모리 셀 매트릭스의 비트라인을 스위칭 소자로 연결하고 각각의 메모리 셀 매트릭스의 비트라인을 선택적으로 연결하거나 단절시킬 수 있도록 하여, 일반 모드에서는 정상적인 데이타 기록동작이 이루어지도록 하고 테스트 모드에서는 각각의 메모리 셀 매트릭스에 연속적인 데이타 기록이 가능하도록 하여 테스트 모드에 소요되는 동작시간을 크게 단축시키는 반도체 메모리를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리를 나타낸 블록도.
도 2는 도 1에 나타낸 종래의 반도체 메모리를 상세히 나타낸 도면.
도 3은 본 발명에 따른 반도체 메모리를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
10∼17 : 메모리 셀 매트릭스 18 : 제어회로
19 : 데이타 입력버퍼 20 : 라이트 앰프
21 : 스위치 블록 IOCT, IOCB : 공통 데이타 입출력라인 쌍
SHL : 좌측선택신호 SHR : 우측선택신호
S/A1∼S/A8 : 센스앰프 SSW1∼SSW3 : 공유신호
이와 같은 목적의 본 발명은 워드라인에 의해 구동되고 비트라인을 통하여 데이타가 입력 또는 출력되는 다수개의 메모리 셀을 구비하고, 상기 비트라인을 상호 공유하는 이웃한 두 개의 메모리 셀 어레이와; 제 1 제어신호에 의해 제어되어 상기 이웃한 두 개의 메모리 셀 어레이 사이에서 상기 비트라인을 전기적으로 연결하거나 단절시키는 제 1 스위칭 수단과; 제 2 제어신호에 의해 제어되어 상기 이웃한 두 개의 메모리 셀 가운데 하나의 메모리 셀 어레이와 제 1 스위칭 수단 사이에 연결되어 상기 비트라인을 전기적으로 연결하거나 단절시키는 제 2 스위칭 수단과; 제 3 제어신호에 의해 제어되어 상기 제 1 스위칭 수단과 상기 제 2 스위칭 수단 사이에 연결되는 비트라인과 상기 공통 데이타 입출력라인을 전기적으로 연결하거나 단절시키는 제 3 스위칭 수단을 포함하여 이루어진다.
이와같이 이루어진 본 발명의 바람직한 실시예를 도 3을 참조하여 설명하면 다음과 같다. 도 3은 본 발명에 따른 반도체 메모리를 나타낸 도면이다. 도 3에 나타낸 본 발명에 따른 반도체 메모리에서는 두 개의 메모리 셀 매트릭스(10)(11)만을 나타내었다. 먼저 두 개의 메모리 셀 매트릭스(10)(20)의 좌우에는 비트라인을 통하여 센스앰프(S/A1∼S/A8)가 연결되는데, 상세한 센스앰프의 연결관계를 두 개의 센스앰프(S/A5)(S/A3)를 통하여 설명하면 다음과 같다.
도 3에 나타낸 본 발명의 반도체 메모리에서 가장 큰 특징은 각각의 메모리 셀 매트릭스의 비트라인이 격리용 스위칭 소자인 엔모스 트랜지스터를 통해 상호 연결된다는 것이다. 도 3의 상단에 도시되어 있는 두 쌍의 비트라인(54와 55, 62와 63)이 엔모스 트랜지스터(101)(102)에 의해 상호 연결된다. 엔모스 트랜지스터(101)(102)는 공유신호(SSW2)에 의해 제어된다. 엔모스 트랜지스터(101)(102)와 메모리 셀 매트릭스(11) 사이의 비트라인(62)(63)에는 센스앰프(S/A5)가 연결되어 비트라인(62)(63)에 실리는 데이타를 센싱한다. 또한 엔모스 트랜지스터(101)(102)와 메모리 셀 매트릭스(11) 사이의 비트라인(62)(63)은 엔모스 트랜지스터(38)(39)를 통하여 공통 데이타 입출력라인(IOCT)(IOCB)과 연결된다. 이 엔모스 트랜지스터(38)(39)는 컬럼 선택신호(70)에 의해 제어된다. 메모리 셀에서 데이타를 인출하거나 메모리 셀에 데이타를 기록할 때 엔모스 트랜지스터(38)(39)를 턴 온시켜서 비트라인(62)(63)과 공통 데이타 입출력라인(IOCT)(IOCB)을 상호 연결하는 것이다. 이와 같은 비트라인(62)(63)에서 센스앰프(S/A5) 및 공통 데이타 입출력 라인(IOCT)(IOCB)이 연결된 부분은 또 다른 격리용 스위칭 소자인 엔모스 트랜지스터(40)(41)에 의해 메모리 셀 매트릭스(11)와 전기적으로 연결되거나 단절된다.
또 다른 두 쌍의 비트라인(56과 57, 64와 65)의 경우에도 엔모스 트랜지스터(103)(104)에 의해 상호 연결된다. 엔모스 트랜지스터(103)(104)는 공유신호(SSW2)에 의해 제어된다. 엔모스 트랜지스터(103)(104)와 메모리 셀 매트릭스(10) 사이의 비트라인(56)(57)에는 센스앰프(S/A3)가 연결되어 비트라인(56)(57)에 실리는 데이타를 센싱한다. 또한 엔모스 트랜지스터(103)(104)와 메모리 셀 매트릭스(10) 사이의 비트라인(56)(57)은 엔모스 트랜지스터(30)(31)를 통하여 공통 데이타 입출력라인(IOCT)(IOCB)과 연결된다. 이 엔모스 트랜지스터(32)(33) 역시 컬럼 선택신호(70)에 의해 제어된다. 메모리 셀에서 데이타를 인출하거나 메모리 셀에 데이타를 기록할 때 엔모스 트랜지스터(32)(33)를 턴 온시켜서 비트라인(56)(57)과 공통 데이타 입출력라인(IOCT)(IOCB)을 상호 연결하는 것이다. 이와 같은 비트라인(56)(57)에서 센스앰프(S/A3) 및 공통 데이타 입출력 라인(IOCT)(IOCB)이 연결된 부분은 또 다른 격리용 스위칭 소자인 엔모스 트랜지스터(32)(33)에 의해 메모리 셀 매트릭스(11)와 전기적으로 연결되거나 단절된다.
이상의 설명에서 알수 있듯이 각각의 메모리 셀 매트릭스의 비트라인은 비록 격리용 스위칭 소자에 의해 전기적으로는 단절되지만 물리적으로는 상호 연결되어 있다. 따라서 격리용 스위칭소자가 턴 온되면 하나의 컬럼 어드레스로 지정된 모든 비트라인이 하나의 비트라인처럼 연결된다. 이와 같은 본 발명에 따른 반도체 메모리의 일반적인 데이타 기록동작은 도 2에 나타낸 반도체 메모리와 동일하다. 도 3에서 격리용 스위칭 소자인 엔모스 트랜지스터(101∼124)가 턴 오프되면 각각의 메모리 셀 매트릭스(10)(11)의 비트라인은 상호 전기적으로 격리되어 신호는 전달되지 않는다. 메모리 셀 매트릭스(10)의 임의의 워드라인이 활성화되면 L0으로 구분된 공통 데이타 입출력라인(IOCT)(IOCB)을 통하여 데이타 신호가 비트라인(54와 55)(58과 59)에 전달된다. R0으로 구분된 공통 데이타 입출력라인(IOCT)(IOCB)을 통해서는 비트라인(56과 57)(60과 61)에 데이타 신호가 전달된다. 각각의 비트라인에 전달된 데이타 신호는 활성화된 워드라인에 의해 턴 온된 메모리 셀에 데이타를 기록하게된다.
그러나 본 발명에 따른 반도체 메모리의 테스트 모드에서는 각각의 메모리 셀 매트릭스가 독립적으로 동작하지 않고, 동일한 컬럼 어드레스로 지정된 비트라인이 하나로 연결된다. 테스트 모드에서는 격리용 스위치 소자인 엔모스 트랜지스터(101∼124)가 모두 턴 온되기 때문이다.
이와 같은 본 발명에 따른 반도체 메모리의 테스트 모드에서의 동작은 다음과 같이 이루어진다. 먼저 소정의 로우 어드레스 가운데 상위 일부 비트에 의해 테스트용 데이타를 기록할 메모리 셀 매트릭스가 선택된다. 로우 어드레스의 나머지 비트들은 선택된 메모리 셀 매트릭스의 워드라인을 선택하는데 사용된다. 이때 선택되지 않은 나머지 메모리 셀 매트릭스에서도 선택된 메모리 셀 매트릭스에서 선택된 워드라인과 동일한 어드레스를 갖는 워드라인이 활성화된다. 로우 어드레스에서 각각의 메모리 셀 매트릭스를 선택하는데 필요한 비트를 제외하면 각각의 메모리 셀 매트릭스마다 동일한 어드레스의 워드라인이 존재하기 때문이다. 따라서 소정의 워드라인이 입력되면 선택된 메모리 셀 매트릭스는 하나이지만, 실제로 각각의 메모리 셀 매트릭스마다 동일한 어드레스의 워드라인이 활성화되는 것이다. 이 상태에서 컬럼 어드레스에 의해 각각의 비트라인이 순차적으로 활성화되면 해당 비트라인에 연결된 메모리 셀에는 테스트용 데이타가 기록된다. 이때 메모리 셀 매트릭스(10)의 비트라인(54)(55)을 통하여 데이타의 기록이 이루어지면 공유신호(SSW2)가 하이레벨로 활성화되어 엔모스 트랜지스터(101)(102)가 턴 온됨으로써 메모리 셀 매트릭스(11)의 비트라인(62)(63)에도 동일한 데이타가 전달된다. 도 3에는 모두 도시하지 못했으나 만약 메모리 셀 매트릭스가 더 구비된다면 각각의 메모리 셀 매트릭스에 구비된 비트라인 가운데 하나의 컬럼 어드레스로 지정된 모든 비트라인을 대상으로 동일한 데이타 신호가 전달된다. 이와같이 하나의 컬럼 어드레스를 대상으로 하는 각각의 비트라인에 데이타 신호의 전달이 완료되면 다음 컬럼어드레스로 지정된 메모리 셀 매트릭스의 동일 어드레스의 비트라인에도 역시 같은 데이타 신호가 전달된다.
이와 같은 일련의 동작을 통하여 하나의 컬럼 어드레스에 의해 각 메모리 셀 매트릭스의 비트라인마다 동일한 데이타를 전달함으로써 테스트용 데이타를 일괄적으로 기록할수 있는 것이다. 이는 종래에 하나의 메모리 셀 매트릭스에서 워드라인을 순차적으로 활성화시켜서 데이타를 기록하고, 기록이 완료되면 또 다른 메모리 셀 매트릭스를 대상으로 하여 동일한 워드라인 활성화동작을 반복함으로써 발생하는 테스트시간의 증가를 충분히 감소시킨다. 또한 워드라인을 구동하는데 소요되는 테스트시간 뿐만 아니라 각각의 메모리 셀 매트릭스에서 이루어지는 비트라인의 선택시간도 감소시키기 때문에 본 발명의 반도체 메모리의 테스트 모드 동작시간이 매우 단축된다.
따라서 본 발명은 각각의 메모리 셀 매트릭스의 비트라인을 스위칭 소자로 연결하고 각각의 메모리 셀 매트릭스의 비트라인을 선택적으로 연결하거나 단절시킬 수 있도록 하여, 일반 모드에서는 정상적인 데이타 기록동작이 이루어지도록 하고 테스트 모드에서는 각각의 메모리 셀 매트릭스에 연속적인 데이타 기록이 가능하도록 하여 테스트 모드에 소요되는 동작시간을 크게 단축시키는 반도체 메모리를 제공한다.

Claims (3)

  1. 공통 데이타 입출력라인을 갖는 반도체 메모리에 있어서,
    워드라인에 의해 구동되고 비트라인을 통하여 데이타가 입력 또는 출력되는 다수개의 메모리 셀을 구비하고, 상기 비트라인을 상호 공유하는 이웃한 두 개의 메모리 셀 매트릭스와;
    제 1 제어신호에 의해 제어되어 상기 이웃한 두 개의 메모리 셀 매트릭스 사이에서 상기 비트라인을 전기적으로 연결하거나 단절시키는 제 1 스위칭 수단과;
    제 2 제어신호에 의해 제어되어 상기 이웃한 두 개의 메모리 셀 가운데 하나의 메모리 셀 매트릭스와 제 1 스위칭 수단 사이에 연결되어 상기 비트라인을 전기적으로 연결하거나 단절시키는 제 2 스위칭 수단과;
    제 3 제어신호에 의해 제어되어 상기 제 1 스위칭 수단과 상기 제 2 스위칭 수단 사이에 연결되는 비트라인과 상기 공통 데이타 입출력라인을 전기적으로 연결하거나 단절시키는 제 3 스위칭 수단을 포함하는 반도체 메모리.
  2. 청구항 1에 있어서, 상기 각각의 메모리 셀 매트릭스의 비트라인 가운데 동일한 컬럼어드레스로 지정된 비트라인이 상기 제 1 스위칭 수단에 의해 전기적으로 연결되거나 단절되는 것이 특징인 반도체 메모리.
  3. 청구항 1에 있어서, 상기 제 1 스위칭 수단은 상기 반도체 메모리의 테스트 동작시에 턴 온되는 것이 특징인 반도체 메모리.
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