KR100279781B1 - 플래시메모리 및 데이타프로세서 - Google Patents

Abstract

단체의 플레시메모리에 관한 것으로써, 소오스선을 공유하는 인접메모리셀의 소오스커플링용량에 편차가 있어도, 집적도의 저하 또는 칩의 대형화를 초래하는 일없이 메모리셀의 소거특성을 안정화 및 일치시킬 수 있고, 또한 저전압화에 대응할 수 있게 하기 위해, 플래시메모리셀의 소오스S1을 공유하는 1쌍의 메모리셀Q21,Q31에 있어서, 1쌍의 한쪽의 메모리셀만 소거하고나서 다른쪽의 메모리셀을 소거한다. 즉, 우수행A2의 메모리셀을 소거하고, 다음에 기수행 A3의 메모리셀을 소거한다. 우수행의 소거중에 기수행에는 소거방지전압을 인가하고, 기수행의 소거중에 우수행에는 소거방지전압을 인가한다.

이러한 것을 채용하는 것에 의해, 소거특성의 균일화 또는 안정화 및 저전압리드동작으로의 대응이 용이하게 되고, 소형화 등이 도모된다.

Description

플래시메모리 및 데이타프로세서

제1도는 소오스를 공유하는 플래시메모리어레이를 개략적으로 도시한 회로도.

제2도는 플래시메모리셀에 대한 소거, 라이트, 리드의 전압조건을 디바이스구조와 함께 도시한 설명도.

제3(a)도는 소오스를 공유하는 2개의 플래시메모리셀의 배치도.

제3(b)도는 단면도.

제4도는 소거특성이 워드선과 소오스선의 간격치수에 의존하는 것을 도시한 설명도.

제5도는 소오스를 공유하는 플래시메모리어레이의 일부를 도시한 회로도.

제6도는 정전압을 이용해서 우수행과 기수행으로 나누어서 소거 및 소거저지를 실행할때의 전압조건의 1예를 도시한 설명도.

제7도는 정, 부전압을 이용해서 우수행과 기수행으로 나누어서 소거 및 소거저지를 실행할때의 전압조건의 1예를 도시한 설명도.

제8도는 소거 및 검증의 처리순서를 도시한 1예의 흐름도.

제9도는 플래시메모리의 1실시예의 블럭도.

제10도는 플래시메모리의 메모리셀어레이의 1예를 도시한 회로도.

제11(a)도 및 제11(b)도는 워드선 구동용 전압을 형성하는 전압 발생회로의 설명도.

제12도는 소거전압과 소거저지전압을 선택적으로 워드선에 인가하기 위한 회로가 적용된 X어드레스디코더의 1예의 회로도.

제13도는 일괄소거단위로써 블럭으로 분할된 메모리셀어레이의 1예의 회로도.

제14도는 블럭마다 우수워드와 기수워드를 나누어서 순차로 전면소거를 실행하는 소거순서의 1예를 도시한 흐름도.

제15도는 소거블럭을 선택해서 우수워드와 기수워드를 나누어서 소거를 실현하는 플래시메모리의 1예의 블럭도.

제16도는 플래시메모리를 내장한 마이크로컴퓨터의 1실시예의 블럭도.

제17도는 제16도에 도시되는 마이크로컴퓨터의 1예의 어드레스 맵을 도시한 도면.

제18도는 우수워드와 기수워드를 나누어 소거를 소프트웨어제어로 실현할 때에 이용되는 컨트롤레지스터의 1예의 구성도.

본 발명은 단체의 플래시메모리, 더 나아가서는 이것을 내장한 마이크로컴퓨터 등의 반도체집적회로에 관한 것으로써, 특히 소거특성의 안정화에 유효한 기술에 관한 것이다.

플래시메모리는 전기적인 소거 및 라이트에 의해서 정보를 리라이트할 수 있는 것으로써, EPROM과 마찬가지로 메모리셀을 1개의 트랜지스터로 구성할 수 있고, 메모리셀의 전체를 일괄하거나 또는 메모리셀의 블럭을 일괄해서 전기적으로 소거하는 기능을 갖는다. 따라서, 플래시메모리는 시스템에 내장된 상태(온보드)에서 그것의 기억정보를 리라이트할 수 있음과 동시에 그 일괄 소거기능에 의해 리라이트시간의 단축을 도모할 수 있으며, 또 칩 점유면적의 저감에도 기여한다. 이와 같은 플래시메모리에 대해서는 예를들면 1985년의 국제전자 디바이스회의(International Electron Device Meeting)에서 발표된 논문의 pp.616~619에 기재되어 있다.

또, 일본국 특허공개공보 평성2-289997호에도 일괄 소거형 EEPROM으로써 플래시메모리가 기재되어 있다.

플래시메모리셀의 디바이스단면구조의 개략적인 것은 제2도에 도시된다. 이 메모리셀은 특히 제한되지 않지만 P형실리콘기판SUB에 구성된 2층 게이트구조의 절연게이트형 전계효과 트랜지스터로 되고, SiO₂로 이루어지는 제1게이트절연막(1), 부유게이트FLG, SiO₂로 이루어지는 제2게이트절연막(2), 제어게이트CTG, 소오스SRC 및 드레인DRN을 구비하고 있다. 메모리셀로의 라이트는 EPROM과 마찬가지로 드레인DRN의 근방에서 열전자를 발생시켜 부유게이트FLG에 주입시키는 것에 의해 실행한다.

제어게이트CTG에는 전압Vg (예를들면 10~14V), 드레인DRN에는 전압Vd(예를들면 4~8V)의 전압을 인가하여 소오스SRC 및 기판SUB를 접지한다. 소거는 EEPROM과 마찬가지로 전자를 FN (Fowler Nordheim) 터널전류에 의해 부유게이트FLG에서 소오스SRC로 빼내는 것에 의해 실행한다. 소오스SRC에는 전압Vs (예를들면 10~14V)를 인가하여 드레인 DRN을 오픈, 제어게이트CTG 및 기판SUB를 접지한다. 메모리셀의 리드동작은 제어게이트CTG에 Vcc(예를들면 5V), 드레인 DRN에 Vcc를 강압한 전압, 예를들면 1V를 인가한다.

부유게이트FLG에 부의 전하가 축적되어 있는 경우에는 채널전류가 흐르지 않고, 또 전하가 축적되어 있지 않은 경우에는 전류가 흐른다. 예를들면 전자가 정보 “O”에 대응되고, 후자가 정보 “1”에 대응된다. 라이트동작에 의해 메모리셀은 그 컨트롤게이트CTG에서 본 임계값전압이 라이트동작을 실행하지 않았던 소거상태의 메모리셀에 비해서 높게 된다. 라이트 및 소거상태의 어느 상태에서도 기억트랜지스터의 임계값은 정의 전압레벨로 된다. 즉, 워드선에서 컨트롤게이트CTG에 부여되는 워드선 선택레벨에 대해서 라이트상태의 임계값전압은 높아지고, 소거상태의 임게값전압은 낮아진다. 쌍방의 임계값전압과 워드선 선택레벨이 그와 같은 관계를 갖는 것에 의해서 선택트랜지스터를 채용하는 일없이 1개의 트랜지스터로 메모리셀을 구성할 수 있다. 기억정보를 전기적으로 소거하는 경우는 플로팅게이트FLG에 축적된 전자를 소오스전극SRC로 빼내는 것에 의해 기억정보의 소거가 실행되므로 비교적 긴시간 소거동작을 속행하면 라이트동작시에 플로팅게이트FLG에 주입한 전자의 양보다도 많은 전자가 빠지게 된다. 그 때문에 전기적인 소거를 비교적 긴시간 속행하는 과소거를 실행하면 메모리 셀의 임계값전압은 예를들면 부의 레벨로 되어 워드선의 비선택레벨에서도 선택되는 불합리를 일으키게 된다.

제1도에 플래시메모리셀어레이의 주요부 개략부가 도시된다.

A2~A5는 메모리셀(Q21 ... Q5n)을 선택하기 위한 워드선이다. 1~n은 드레인전압 공급단자이다. S1, S2는 소오스전압 공급선(이하, 소오스선이라고도 한다)이다. 메모리셀의 배치는 행방향의 여러개의 메모리셀, 예를들면 Q21, Q31, Q41, Q51의 소오스끼리 및 드레인끼리를 공통으로 배치해서 고집적화를 도모하고 있다. 즉, 메모리셀 Q21, Q31의 소오스가 공통접속되어 있고, 다른 열에 배치되어 있는 메모리셀 Q22, Q32의 소오스, 메모리셀 Q2n, Q3n의 소오스도 각각 공통접속되고, 그들 공통소오스가 또 소오스전압공급선S1에 공통접속된다. 제1도에 도시되는 예에서는 각각의 소오스전압공급선S1, S2를 공유하는 메모리셀이 일괄소거블럭의 최소단위로 된다.

본 발명자들은 플래시메모리의 전체 또는 블럭의 일부를 일괄해서 소거하는 경우 다음의 문제가 발생하는 것을 발견하였다. 즉, 메모리셀의 우수행과 기수행에서 소거특성이 불안정하여 안정된 리드동작을 할 수 없다. 즉, 제1도에 있어서, 메모리셀의 우수행 A2, A4 ... 과 기수행 A3, A5 ...에서 소거특성이 불안정하다는 것이다. 또, 본 명세서에 있어서 행방향이라는 것은 플래시메모리셀의 게이트가 결합되는 워드선의 연장방향을 의미한다.

제3도에 그 원리를 도시한다. 제3(a)도에는 제1도에 도시되는 메모리셀 Q21과 Q31과 같은 소오스선을 공유하는 2개의 메모리셀 A, A′의 배치평면도가 도시되고, 제3(b)도에는 X-X선에 있어서의 단면도가 도시된다. 제3도에 있어서, 소거시에 소오스측 터널영역에 인가되는 전압은 각각

여기에서, Ct = C1 + Cs + Cd, Ct′ = C1′ + Cs′ + Cd′, Q, Q′는 메모리셀 A, A′에 축적되어 있는 전하량을 나타낸다.

간단하게 하기 위해 C1 = C1′, Cd = Cd′, Q = Q′= 0으로 하면

으로 된다.

제3(a)도에 도시되는 바와 같이 메모리셀의 소오스SRC에 대응되는 소오스선SL은 반도체프로세스의 성질상 코너부분이 둥그스름하게 된다. 이때, 도면중 실선으로 표시되는 바와 같이 소오스선SL이 메모리셀A와 메모리셀A′의 각각의 워드선WL의 중앙에 위치하는 경우는 소오스커플링용량Cs와 Cs′는 같다. 이 경우는 상기식(3) 및 (4)에서 메모리셀A와 메모리셀A′의 소오스측 터널영역에 인가되는 전압은 같으므로, 소거특성은 메모리셀A와 메모리셀A′에서 같게 된다. 한편, 워드선 WL(부유게이트FLG)과 소오스선SL사이에서 포토마스크등의 맞춤어긋남이 생겨서 소오스선SL이 배치가 제3도의 점선의 상태로 된 경우 메모리셀A의 소오스커플링용량Cs와 메모리셀A′의 소오스커플링용량Cs′는 Cs>Cs′의 관계로 된다. 이 경우, 상기 식(3) 및 (4)에서 Vs-Vfg<Vs - Vfg′로 되어 메모리셀A′의 소거특성은 메모리셀A의 소거특성보다 빨라진다. 또, 메모리셀의 컨트롤게이트CTG, 층간절연막 및 부유게이트FLG는 포토레지스트 등을 마스크로 해서 드라이에칭에 의해 자기정합적으로 형성할 수 있다.

제4도에는 워드선 WL과 소오스선SL의 간격에 소거특성이 의존하는 것을 증명하는 실측 데이타가 도시되며, 이 데이타에서도 명확한 바와 같이 워드선 WL과 소오스선 SL의 거리가 클수록 소정의 소거상태를 얻을때까지의 시간이 짧아진다. 즉, 소오스선SL이 제3도의 점선으로 표시되는 배치를 채용할때에 일괄소거를 실행하면 메모리셀A의 임계값전압은 높게, 메모리셀A′의 임계값은 낮게 된다.

이와 같은 임계값전압의 편차가 있을 때 임계값전압이 낮으면 메모리셀이 통상 ON으로 될 가능성이 높아져 치명적인 결함으로 된다. 또, 역으로 임계값전압이 높으면 전원전압이 낮아진 경우 메모리셀을 액세스할 수 없게 되는 문제가 있다. 메모리셀 어레이에 있어서의 이와 같은 우수행과 기수행에서의 소거특성의 불안정을 배치적인 수단으로 해소하고자 하는 경우에는 소오스선을 공유하는 인접하는 메모리셀의 소오스커플링용량의 편차를 실질적으로 무시할 수 있도록 워드선의 간격을 넓힐 수 있지만, 그 경우에는 메모리셀의 집적도의 저하 또는 칩의 대형화를 각오해야만 한다.

본 발명의 목적은 소오스선을 공유하는 인접하는 메모리셀의 소오스 커플링 용량에 편차가 있어도 메모리셀의 소거특성을 안정화 또는 일치시킬 수 있는 플래시메모리를 제공하는 것이다.

본 발명의 다른 목적은 메모리셀의 집적도의 저하 또는 칩의 대형화를 초래하는 일없이 메모리셀의 소거특성을 안정화 또는 일치시킬 수 있는 플래시메모리를 제공하는 것이다.

본 발명의 또 다른 목적은 저전원전압화에도 용이하게 대응할 수 있는 플래시메모리를 제공하는 것이다.

본 발명의 상기 및 그외의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.

본원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

즉, 소오스를 공유하는 1쌍의 플래시메모리셀의 이 1쌍의 한쪽의 메모리셀만 소거하고나서 다른쪽의 메모리셀을 소거한다. 메모리셀어레이 전체 또는 일괄 소거대상 블럭에서 보면 우선 우수행(또는 기수행)의 플래시메모리셀을 소거하고, 다음에 기수행(또는 우수행)의 플래시메모리셀을 소거한다. 즉, 우수행의 소거중에 기수행에는 소거방지전압을 인가하고, 기수행의 소거중에 우수행에는 소거방지전압을 인가한다.

상기 메모리셀어레이내를 소오스선을 공통접속한 블럭으로 분리할 수 있다. 이때, 메모리셀어레이의 전면 소거시에 소거의 불안정을 더욱 저감하기 위해서는 메모리셀어레이의 전면을 순차로 블럭단위로 우수, 기수행마다 소거하면 좋다. 또, 플래시메모리에 저장해야할 정보가 프로그램, 데이타테이블, 제어데이타 등 여러 종류에 이르는 것을 고려하면 선택된 블럭에만 대해서 우수, 기수행마다 소거하는 것이 바람직하다.

그와 같은 플래시메모리를 마이크로컴퓨터와 같은 데이타프로세서에 내장하는 경우에 상기 우수, 기수행 단위로써의 소거동작의 전용제어 회로를 작게 하기 위해서는 이러한 제어를 중앙처리장치를 이용해서 실현하는 것이 바람직하다.

상기한 수단에 의하면 소오스를 공유하는 1쌍의 플래시메모리셀에 있어서, 한쪽씩 2회로 나누어서 소거하는 것은 상기 1쌍의 메모리 셀 사이에 있어서의 소오스와 부유게이트사이의 용량결합비의 상위를 무시할 수 있어 소오스를 공유하는 1쌍의 플래시메모리셀은 각각 각별히 최적한 소거상태를 얻는다. 이것으로 인해 메모리셀어레이 전체에 있어서의 소거특성을 균일화 또는 안정화된다.

소거시의 임계값전압의 불안정을 작게 할 수 있는 것은 소거상태에 있어서의 임계값전압을 비교적 낮게 설정하는 것을 가능하게 하고, 이것이 리드시의 메모리전류를 크게 취할 수 있도록 해서 플래시메모리의 저전압리드동작을 가능하게 작용한다.

또, 워드선과 소오스선의 간격을 좁게해도 상기에 의해 소거상태를 균일화 또는 안정화할 수 있으므로, 이것이 플래시메모리셀 사이즈의 소형화 또는 칩사이즈의 소형화를 가능하게 작용한다.

본 발명의 실시예를 다음의 항목에 따라서 순차로 설명한다.

(1) 소거특성의 우수, 기수성 저지의원리

(2) 전면 일괄소거형의 플래시메모리의 실시예

(3) 우수 및 기수워드선 단위로써의 소거제어

(4) 블럭단위로써의 일괄 소거형의 플래시메모리

(5) 블럭의 선택적인 일괄소거형의 플래시메모리

(6) 플래시메모리를 내장한 마이크로컴퓨터

(l) 소거특성의 우수, 기수성 저지의 원리

제5도는 플래시메모리셀을 사용한 메모리셀어레이의 구성원리르 도시한 도면이다. 제5도에는 대표적으로 4개의 메모리셀Q1~Q4가 도시된다. X, Y 방향으로 매트릭스형상으로 배치된 메모리셀에 있어서, 같은 행에 배치된 메모리셀Q1, Q2(Q3, Q4)의 컨트롤게이트(메모리셀의 선택 게이트)는 각각 대응하는 워드선 WL1(WL2)에 접속되고, 같은 열에 배치된 메모리셀Q1, Q3(Q2, Q4)의 드레인(메모리셀의 입출력 노오드)은 각각 대응하는 데이타선DL1(DL2)에 공통 접속되어 있다. 상기 메모리셀Q1, Q3(Q2, Q4)의 소오스는 소오스선SL에 공통 접속된다. 편의상 워드선 WL1 방향을 우수행, 워드선 WL2 방향을 기수행으로 한다.

제6도에는 메모리셀에 대한 소거동작 및 라이트동작을 위한 정전압 사용시의 전압조건의 1예가 도시된다. 제6도에 있어서, 메모리소자는 메모리셀을 의미하고, 게이트는 메모리셀의 선택게이트로써의 컨트롤게이트를 의미한다. 제6도에 있어서 소오스선을 공유하는 메모리셀의 우수행, 기수행 단위로 소거를 실행하기 위해서는 소거해야할 메모리셀의 게이트에는 OV가 인가되어 소거에 필요한 고전계가 형성되고, 소거를 억제해야 할 메모리셀의 게이트에는 6V가 인가된다.

제7도에는 메모리셀에 대한 소거동작 및 라이트동작을 위한 정,부전압 사용시의 전압조건의 1예가 도시된다. 제7도에 있어서, 소오스선을 공유하는 메모리셀의 우수행, 기수행단위로 소거를 실행하기 위해서는 소거해야할 메모리셀의 게이트에는 -10V가 인가되어 소거에 필요한 고전계가 형성되고, 소거를 억제해야할 메모리셀의 게이트에는 0V가 인가된다. 따라서, 소오스선을 공유하는 일괄소거가능한 블럭에 있어서 우수행, 기수행단위로 게이트전압을 제어하는 것에 의해서 우수행, 기수행단위로써의 일괄소거가 가능하게 된다. 그와 같은 제어의 상세한 것에 대해서는 후술하지만 소거대상이 우수행인지 기수행인지의 지시는 모드신호, 어드레스신호의 소정비트 또는 플래시메모리의 제어논리회로에서 일정한 순번에 따라서 지시할 수 있으며, 예를들면 그 지시를 받아서 워드드라이버회로의 전원을 12V와 같은 소거전압과 6V와 같은 소거저지전압으로 전환하도록 하면 좋다.

제5도의 구성이 적용된 상기 제1도에 따라서 우수행, 기수행단위로써의 일괄소거의 동작을 또 설명한다.

소오스를 공용하는 1쌍의 메모리셀Q21, Q31과 다른 1쌍의 메모리셀 Q22, Q32 및 Q2n, Q3n의 공통의 소오스전압 공급선S1에 대해서 워드선A2의 행의 메모리셀(Q21, Q22... Q2n)의 데이타를 소거하는 경우 우선 워드선A2를 OV, 드레인전압공급단자 1~n을 오픈으로 하고 소오스전압공급선S1에 12V를 인가한다. 한편, 소오스전압 공급선 S1에 대해서 워드선A3의 행의 메모리셀(Q31, Q32... Q3n)을 비선택으로 하기 위해 워드선에 상기 소거전압 12V의 약 1/2인 6V를 인가한다.

이와 같은 전압관계에 의해 워드선A2의 행의 메모리셀의 데이타가 소거된다.

또, 소오스전압공급선S2에 대해서 워드선A4의 행의 메모리셀의 데이타의 소거도 상기와 동일한 전압관계이며, 또한 워드선A2의 행의 메모리셀의 데이타를 소거하는 경우와 동시에 실행할 수 있다.

다음에 워드선A3의 행의 메모리셀의 데이타를 소거하는 경우, 우선 워드선A3을 OV, 드레인전압 공급단자 1~n을 오픈으로 하고 소오스전압공급선S1에 12V를 인가한다. 한편, 소오스전압 공급선S1에 대해서 워드선A2의 행의 메모리셀을 비선택으로 하기 위해 워드선A2에 6V를 인가한다. 이와 같은 전압관계에 의해 워드선A3의 행의 메모리셀의 데이타가 소거된다. 또, 소오스전압 공급선S2에 대해서 워드선A5의 행의 메모리셀의 데이타의 소거도 상기와 동일한 전압관계이며, 또한 워드선A3의 행의 메모리셀의 데이타를 소거하는 경우와 동시에 실행할 수 있다.

상기와 같이 워드선A2, A4 ... 의 우수행의 메모리셀을 소거하고, 그후 워드선A3, A5 ... 의 기수행의 메모리셀을 소거한다.

메모리셀어레이의 전체 메모리셀을 소거하는 경우는 우수행의 메모리셀과 기수행의 메모리셀로 분리해서 2회로 소거할 수도 있다.

다음에 제8도에 따라 플래시메모리셀의 소거알고리듬을 설명한다. 여기에서, 설명하는 소거알고리듬은 제1도의 구성에 대응되며, 1개의 소오스선에는 2행분의 메모리셀의 소오스가 결합되어 있다. 우선, 전체 메모리셀에 대해서 동일한 데이타를 라이트하는 프리라이트가 실행된다. 이 프리라이트의 처리는 소거전의 플로팅게이트내의 전하량을 전체 비트 균일하게 해서 소거상태를 균일하게 하기 위해 실행된다. 다음에 메모리셀어레이의 우수행을 소거하기 위한 어드레스설정이 실행된다. 그리고, 상기 어드레스에 의해 선택된 우수행의 메모리셀데이타의 소거동작이 실행된다. 이 소거동작에 있어서의 소거시간은 1회에 소거동작을 완결할 수 있는 시간에 비해서 짧은 시간으로 되어 있다. 이러한 소거동작이 실행된 후 우수행의 선두어드레스에서의 검증이 실행된다. 실제로는 지나친 소거에 의해서 메모리셀의 임계값전압의 부의 값으로 되는 과소거를 방지하기 위해 1회마다 검증을 실행하면서 10msec라는 단시간씩 서서히 소거가 반복 실행되어 간다. 검증이 YES(소거완료)로 될 때까지 소거동작이 반복되고, YES로 되면 다음의 우수행 어드레스로 처리가 이행한다. 그리고, 우수행의 최종어드레스의 검증이 YES로 될 때까지 상기 소거동작과 검증동작이 반복된다. 우수행의 소거를 실행한 후 기수행을 소거하기 위한 어드레스 설정이 실행된다. 상기 어드레스에 의해서 선택된 기수행의 메모리셀 데이타의 소거동작을 실행한 후 기수행의 선두어드레스에서의 검증을 실행한다. 검증이 YES로 될 때까지 소거동작을 반복하고, YES로 되면 다음의 기수행의 어드레스로 이행한다. 그리고, 기수행의 최종어드레스의 검증이 YES로 될 때까지 상기 소거동작이 반복되는 것에 의해 전체 비트의 소거가 완료한다.

또, 상기 알고리듬은 1개의 소오스선을 공유하는 메모리셀의 행수가 몇행이라도 마찬가지로 적용할 수 있다.

(2) 전면 일괄소거형의 플래시메모리의 실시예

제9도에는 본 발명이 적용된 플래시메모리의 1실시예의 블럭도가 도시되어 있다. 이 실시예의 플래시메모리FMRY는 특히 제한되지 않지만 프로그램이나 고정데이타 등을 저장하기 위한 메모리로써 이용된다.

제9도에 있어서, 이 실시예의 플래시메모리FMRY는 메모리셀어레이MARY가 그 대부분의 면적을 차지해서 단결정 실리콘과 같은 1개의 반도체기판에 형성된다. 메모리셀어레이MARY는 제9도의 수평방향으로 배치되는 m+1개의 워드선, 수직방향으로 배치되는 n+1개의 비트선과 이들 워드선 및 비트선의 교점에 매트릭스형상으로 배치된 (m+1) x (n+1)개의 불휘발성의 플래시메모리셀(이하, 메모리셀이라고도 한다)을 포함한다.

상기 각각의 메모리셀은 상기 2층게이트구조의 절연게이트형 전계효과 트랜지스터에 의해서 구성되고, 메모리셀의 소오스는 공통의 N형 확산층에 의해서 형성되고 소정의 알루미늄 배선층으로 이루어지는 소오스선을 거쳐서 소오스스위치SS에 결합된다. 메모리셀어레이MARY를 구성하는 워드선은 X어드레스 디코더XD의 출력에 결합되고 선택적으로 선택상태로 된다. X어드레스디코더XD에는 X어드레스버퍼XB에서 i+1비트의 내부어드레스신호X0~Xi가 공급되고, 타이밍발생회로TG에서 내부제어신호WC,AE 및 BE가 공급된다. 또, 소오스스위치SS에는 타이밍발생회로TG에서 내부제어신호AE 및 BE가 공급된다. X어드레스버퍼XB에는 어드레스입력단자를 거쳐서 외부어드레스신호AX0~AXi가 공급된다.

여기에서, 내부제어신호WC는 플래시메모리가 라이트모드에서 선택상태로 될 때 선택적으로 전원전압Vcc와 같은 하이레벨로 된다.

또, 내부제어신호AE는 플래시메모리가 우수행의 소거모드에서 선택상태로 될 때 선택적으로 하이레벨로 되고, 내부제어신호BE는 플래시메모리가 기수행의 소거모드에서 선택상태로 될 때 선택적으로 하이레벨로 된다. 타이밍발생회로TG에는 외부제어신호로써 칩인에이블신호CEB, 라이트인에이블신호WEB 및 아웃풋인에이블신호OEB가 공급된다. 플래시메모리에 있어서의 소거 및 라이트, 리드 등의 동작모드는 그들 신호레벨의 조합에 따라서 결정되고, 그것에 따른 내부제어신호가 타이밍 활성회로TG에서 플래시메모리FMRY내의 각부에 공급된다.

X어드레스버퍼XB는 어드레스입력단자를 거쳐서 공급되는 X어드레스신호AX0~AXi를 패치해서 유지함과 동시에 이들 X어드레스신호를 기본으로 내부어드레스신호X0~Xi를 형성해서 X어드레스디코더 XD에 공급한다. X어드레스디코더 XD는 X어드레스버퍼 XB에서 공급되는 내부어드레스신호 X0~Xi를 디코드해서 메모리셀어레이MARY가 대응하는 워드선을 선택적으로 하이레벨의 선택상태로 한다. 이 실시예에 있어서, 워드선의 비선택레벨은, 0V, 즉 접지전위Vss로 된다. 또, 워드선의 선택레벨은 플래시메모리가 라이트모드로 되고 내부제어신호WC가 하이레벨로 될 때 +12V와 같은 전원전압Vpp로 된다. 플래시메모리가 리드모드로 되고 내부제어신호WC가 로우레벨로 될 때 워드선 선택레벨은 +5V와 같은 전원전압Vcc로 된다. 내부제어신호AE가 하이레벨, BE가 로우레벨로 될 때 플래시메모리가 우수행의 소거모드로 되고, 우수행의 워드선의 접지전위Vss로써의 0V와 같은 소거전압, 기수행의 워드선은 6V와 같은 소거방지전압이 X어드레스디코더 XD에서 인가된다. 내부제어신호AE가 로우레벨, BE가 하이레벨로 될 때 플래시메모리가 기수행의 소거모드로 되고, 기수행의 워드선은 접지전위 Vss로써의 V와 같은 소거전압, 우수행의 워드선의 6V와 같은 소거방지전압이 X어드레스디코터 XD에서 인가된다. 그와 같은 워드선 구동용 전압Vpp1은 전압발생회로VGEN에서 형성된다.

한편, 소오스스위치SS는 내부제어신호AE 또는 BE가 하이레벨로 될 때 소오스에 전원전압Vpp, 즉 +12V와 같은 비교적 고전위의 소오스전압을 선택적으로 공급한다. 플래시메모리가 라이트 또는 리드모드로 될 때 또는 소거모드에서 소거가 지시되지 않는 블럭에는 접지전위Vss와 같은 저전위의 소오스전압이 공급된다.

상기 메모리셀어레이MARY를 구성하는 n+1개의 비트선은 Y스위치 YS에 결합되고, 또 어드레스로 지정되는 8개가 이 Y스위치 YS를 거쳐서 선택적으로 공통 데이타선CD0~CD7에 접속된다.

Y스위치 YS에는 Y어드레스디코더 YD에서 비트선 선택신호가 공급된다. 또, Y어드레스디코더 YD에는 Y어드레스버퍼 YB에서 j+1비트의 내부어드레스신호Y0~Yj가 공급되고, Y어드레스버퍼 YB에는 어드레스입력단자를 거쳐서 외부 Y어드레스신호AY0~AYj가 공급된다. Y어드레스버퍼YB는 어드레스입력단자를 거쳐서 공급되는 외부Y어드레스신호AY0~AYj를 패치해서 유지함과 동시에 이들 Y어드레스신호를 기본으로 내부어드레스신호Y0~Yj를 형성하여 Y어드레스디코더 YD에 공급한다. Y어드레스디코더 YD는 Y어드레스버퍼 YB에서 공급되는 내부어드레스신호Y0~Yj를 디코드해서 대응하는 비트선 선택신호를 선택적으로 하이레벨로 한다. Y스위치 YS는 메모리셀어레이MARY의 각 비트선에 대응해서 마련되는 n개의 스위치MOSFET를 포함한다. 이들 스위치MOSFET는 비트선 선택신호가 선택적으로 하이레벨로 되는 것에 의해 8개씩 선택적으로 ON 상태로 되고 메모리셀어레이MARY가 대응하는 8개의 비트선과 공통데이타선CD0~CD7을 선택적으로 접속상태로 한다.

공통데이타선CD0~CD7은 리드라이트회로RW가 대응하는 단위회로에 결합된다. 리드라이트회로RW는 공통데이타선CD0~CD7에 대응해서 마련되는 8개의 단위회로를 포함한다. 각 단위회로는 각각 1개의 라이트앰프 및 리드앰프를 포함한다. 리드라이트회로RW의 각 단위회로를 구성하는 라이트앰프는 플래시메모리가 라이트모드로 되고 내부제어신호WC가 하이레벨로 되는 것에 의해 선택적으로 동작상태로 된다. 이 동작상태에 있어서, 각 라인앰프는 대응하는 데이타입출력단자 D0~D7을 거쳐서 공급되는 라이트데이타를 기본으로 소정의 라이트신호를 형성하고, 공통데이타선CD0~CD7을 거쳐서 메모리셀어레이MARY의 선택된 8개의 메모리셀로 라이트한다. 또, 리드라이트회로RW에서 공통데이타선CD0~CD7을 거쳐서 선택된 메모리셀에 부여되는 라이트신호의 하이레벨은 전원전압Vpp를 강압한 전압, 예를들면 6V로 되고, 그 로우레벨은 접지전위Vss, 즉 OV로 된다. 한편, 리드라이트회로RW의 각 단위회로를 구성하는 리드앰프는 플래시메모리가 리드모드로 될 때 선택적으로 동작상태로 되고 메모리셀어레이MARY의 선택된 8개의 메모리셀에서 공통데이타선CD0~CD7을 거쳐서 출력되는 리드신호를 증폭하고 데이타입출력단자D0~D7을 거쳐서 출력한다. 이때 리드앰프는 메모리셀어레이MARY의 선택된 메모리셀에 대해서 +`V와 같은 소정의 바이어스전압을 부여한다.

제10도에는 제9도의 플래시메모리에 있어서의 메모리셀어레이MARY의 회로도가 도시된다. 제10도에 있어서, MC는 메모리셀, W0~Wm은 워드선, B0~Bn은 비트선, SL은 소오스선이다.

특히 제한되지 않지만, 각 소오스선은 세로8열분의 메모리셀MC 단위로 마련된다. 제10도의 세로방향으로 연장되는 소오스선은 알루미늄에 의해서 구성되고, 이 알루미늄의 소오스선에 가로방향에서 접속되는 소오스선은 확산층으로 구성된다. 상기 각각의 소오스선SL의 전압은 모두 같게 제어된다. 즉, 본 실시예의 플래시메모리에 있어서의 소거는 메모리셀어레이MARY에 대한 우수, 기수워드마다의 전면 일괄소거로 된다.

제11(a)도에는 제9에서 도시된 상기 전압발생회로VGEN의 1예의 회로도가 도시된다. 제11(a)도에 도시되는 회로는 12V와 같은 고전압Vpp를 저항분압해서 얻을 수 있는 전압으로 MOS저항을 바이어해서 6V와 같은 소거저지전압을 형성하고, 이 소거저지전압, 고전압Vpp, 전원전압Vcc를 스위치 SW로 배타적으로 선택하고, 이것을 워드선 구동용 전압Vpp1로써 출력한다. 제11(b)도에는 전압발생회로VGEN′의 1예의 회로도가 도시되어 있다. 이 전압발생회로VGEN′는 클럭펄스 φ,(는 φ의 반전레벨을 나타냄)가 공급되는 차지펌프회로를 이용해서 전원전압Vcc를 승압하는 것에 의해서 상기와 동일한 워드선 구동용 전압 Vpp1을 형성하는 회로이다. 제11(a)도 및 제11(b)도에 있어서의 스위치SW는 상기 타이밍발생회로 TG의 출력제어신호에 따라서 형성된 제어신호로 스위치제어되고 내부동작모드에 따른 전압레벨을 선택한다.

(3) 우수 및 기수워드선단위로써의 소거제어

여기에서, 우수 및 기수번째의 워드선 단위로써의 소거의 1예를 설명한다. 제12도에는 상기 X어드레스디코더 XD의 1예가 도시된다. 제12도에는 워드선 2개분에 대응되는 구성이 대표적으로 도시된다. X어드레스신호 X0~Xi를 받는 X어드레스디코더 XD는 프리디코드회로PDEC와 그 출력을 디코드하는 디코드회로DEC, 프리디코드회로PDEC의 소정의 출력과 디코드회로DEC의 소정의 출력을 받는 여러개(워드선갯수분)의 NOR게이트NOR 및 NOR게이트NOR의 출력에 따라서 워드선을 구동하는 구동부DRV로 이루어진다. 프리디코드회로PDEC 및 디코더회로DEC는 5V계와 같은 전원전압Vcc에 의해 동작된다. 구동부DRV는 상기 전압Vpp1과 같은 전압에 의해 구동되는 고압구동계로 된다.

M1은 5V계로 고압계를 분리하기 위한 고내압 N채널형 MOS트랜지스터이다. NOR게이트NOR의 출력이 하이레벨일 때 대응하는 워드선은 트랜지스터M2를 거쳐서 0V와 같은 접지전위Vss로 구동된다. NOR게이트NOR의 출력이 로우레벨일 때 대응하는 워드선은 트랜지스터M3을 거쳐서 전압Vpp1로 구동된다.

디코드회로DEC의 출력은 선택해야할 워드선에 대응되는 신호가 로우레벨로 되는 리드모드 및 라이트모드에서는 어드레스신호AX0~AXi에 대응되는 1개의 출력신호가 로우레벨로 된다. 소거모드에서는 모든 출력신호가 로우레벨로 된다. 프리디코드회로PDEC에서 NOR게이트NOR에 공급되는 신호는 특히 제한되지 않지만 어드레스비트AXi에 대응되는 내부상보 어드레스신호Xi, Xi*(기호*는 *가 붙여져 있지 않은 신호에 대해서 레벨반전 또는 위상반전을 의미한다)로 된다. 어드레스비트AXi는 메모리셀의 일괄소거시에 우수번째의 워드선(우수워드선)을 일괄소거하는지 기수번째의 워드선(기수워드선)을 일괄소거하는지를 지시하는 비트로 간주된다. 따라서, 소거모드에 있어서, 신호Xi가 로우레벨이고 Xi*가 하이레벨일때는 우수워드선이 0V, 기수워드선이 Vpp1로 구동되고, 메모리셀어레이MARY의 우수워드선의 메모리셀이 소거가능하게 되고, 메모리셀어레이MARY의 기수워드선의 메모리셀은 소거가 저지된다. 한편, 신호Xi가 하이레벨이고 신호Xi*가 로우레벨일때는 우수워드선이 Vpp1, 기수워드선이 0V로 구동되고, 메모리셀어레이MARY의 기수워드선의 메모리셀이 소거가능하게 되고, 메모리셀어레이MARY의 우수워드선의 메모리셀은 소거가 저지된다.

또, 소거모드에서 전압Vpp1은 6V와 같은 소거저지전압으로 되어 있다.

이상과 같은 제어에 따르는 소거/검증의 알고리듬을 제8도에 따라서 설명한다. 우선, 외부에서 소거제어신호를 래치해서 내부로 패치한다. 다음에 프리라이트를 실행한다. 프리라이트는 소거후에 있어서의 메모리셀의 임계값전압을 수속시켜서 일치시키기 위해 실행된다. 프리라이트 종료후 우수행의 소거 및 검증의 시퀀스로 이행한다. 우선, 우수행의 어드레스설정이 실행되고, 우수행의 소거가 실행된다. 이때 기수행의 워드선에는 6V와 같은 소거방지전압으로 되어 있는 전압Vpp1이 인가되어 있다. 최초의 어드레스에 대해서 리드(검증)를 싱행한다. 메모리셀의 임계값전압이 소거상태로 되어 있으면 다음의 우수행의 어드레스의 리드를 실행한다. 소거가 불충분한 비트가 발견될때까지 소거검증의 시퀀스를 반복한다. 소거가 불충분한 비트에 명중하면 또 일정시간 소거를 하여 같은 어드레스에서 리드를 실행한다.

이상을 우수행의 최종어드레스에 도달할때까지 반복한다. 다음에 기수행의 소거/검증의 시퀀스로 이행한다. 이때 우수행에는 소거방지전압이 인가된다.

(4) 블럭단위로써의 일괄소거형의 플래시메모리

제13도에는 블럭단위로써의 일괄소거형의 플래시메모리에 있어서의 메모리에러에MARY가 도시된다. 제13도에 있어서, 메모리셀어레이MARY는 일괄소거 단위로써의 블럭으로 16분할되어 있다.

16개의 블럭BL1~BL16은 각각 일괄소거단위이므로 소오스선은 각 블럭BL1~BL16마다 분리되어 있다. 제13도에 대표적으로 도시된 S1A, S1B는 서로 접속된 블럭BL1의 소오스선이고, S16A, S16B는 서로 접속된 블럭BL16의 소오스선이다. 또, 소오스스위치SS는 분할된 블럭에 대응해서 소오스분할스위치SS1~SS16을 갖는다. 이들 소오스분할스위치SS1~SS16의 1개가 타이밍활성회로TG에서의 선택신호SEL에 의해서 선택되고, 내부제어신호AE 또는 BE가 하이레벨로 될 때 선택된 소오스분할스위치에 결합되는 소오스선에는 전원전압Vpp가 공급된다. 소거모드에서 소거가 지정되지 않은 블럭(선택되지 않는 소오스분할 스위치)에 결합되는 소오스선에는 접지전위Vss가 공급된다.

이러한 블럭분할을 실행한 경우에는 블럭단위로 순차로 소거를 실행할 수 있다. 이때의 메모리셀어레이MARY의 전면소거의 순서는 제14도에 도시한 바와 같으며, 블럭단위로 우수워드선과 기스워드선으로 나누어서 블럭단위로 일괄소거가 실행된다. 즉, 프리라이트를 실행한후 제1블럭BL1의 우수행의 소거를 실행한다.

의 기수행의 소거를 실행한다. 이때, 제1블러BL1의 우수행 및 다른 블럭BL2∼BL16에는 소거방지전압이 인가된다. 제1블럭BL1의 소거가 실행된후는 제2블럭BL2의 우수행의 소거를 실행하고, 이하 동일한 처리를 블럭BL16까지 반복한다. 이 설명에서는 제1블럭BL1에서 순차로 블럭단위로 소거를 실행하고 있지만, 각 블럭의 우수행의 소거를 동시에 개시하고, 소거가 종료한 블럭에서 대기 또는 기수행의 소거를 개시하면 소거시간의 단축을 도모할 수 있다. 메모리셀어레이MARY를 블럭으로 분할해서 소거하는 것에 의해 전면 일괄소거에 비해서 소거의 불안정을 저감하는 것이 가능하게 된다. 블럭단위로써의 전면 소거에 있어서, 상기와 같이 최초부터 블럭단위로 실행하지 않고 최초는 모든 블럭을 일괄해서 일정시간 소거동작을 실행하고, 그후에 블럭단위로 우수워드선과 기수워드선으로 나누어서 소거를 실행해도 좋다. 이것에 의해, 상기 방법보다도 일괄소거의 능률을 한층 향상시킬 수 있다.

(5) 블럭의 선택적인 일괄소거형의 플래시메모리

제15도에는 원하는 블럭을 선택해서 이것을 일괄소거가능한 플래시메모리의 실시예가 도시된다. 이 경우의 메모리셀어레이MARY의 구성은 각 블럭의 기억용량의 점을 빼고 제13도와 동일하게 구성된다. 즉, 블럭BL1∼BL6은 비교적 작은 블럭으로 되고, 블럭BL7∼BL16은 비교적 큰 블럭으로 된다. 즉, 블럭BL1∼BL6의 각각에 포함되는 메모리셀의 수는 블럭BL7∼BL16의 각각에 포함되는 메모리셀의 수보다도 적다. 각 블럭의 메모리셀의 소오스는 공통의 N형 확상층에 의해서 또 다른 블럭을 구성하는 메모리셀의 소오스와는 독립해서 형성되고, 소정의 알루미늄 배선층으로 이루어지는 소오스선S1A, S1B∼S16A, S16B를 거쳐서 소오스위치SS에 결합된다. 따라서, 각각의 블럭에는 대응하는 소오스선을 거쳐서 다른 소오스전압을 선택적으로 공급할 수 있고, 이것에 의해서 기억데이타의 소거 및 라이트, 즉 리라이트를 블럭단위로 실행할 수 있다. 블럭BL1을 소거하는 경우 소오스스위치SS에 의해 소오스선S1A 및 S1B를 +12V로 하고, 비선택블럭의 소오스선은 접지전위Vss로 해둔다. 이때, 선택블럭은 우수행을 소거한후 기수행의 소거를 실행한다. 또, 소거블럭의 선택은 어드레스신호X0∼Xi의 소정의 4비트로 소오스스위치SS가 실행한다.

(6)플래시메모리를 내장한 마이크로컴퓨터

제16도에는 상기 플래시메모리를 내장한 마이크로컴퓨터의 실시예의 블럭도가 도시된다. 제16도에 도시되는 마이크로컴퓨터MCU는 중앙처리장치CPU, 플래시메모리FMRY, 직렬통신인터페이스SCI, 제어회로CONT 및 랜덤액세스메모리RAM, 16비트 인터그레이티드 타이머 펄스유닛IPU, 워치독타이머WDTMR을 구비하고 있다. 또, 입출력회로에 해당하는 것으로써 포트PORT1∼PORT12를 구비하고 있다. 또, 그외의 기능블럭으로써 클럭발진기CPG, 인터럽트컨트롤러IRCONT, 아날로그 디지털변환기ADC 및 대기상태 컨트롤러WSCONT가 마련되어 있다. 상기 중앙처리장치CPU, 플래시메모리FMRY, 랜덤액세스메모리RAM 및 16비트 인터그레이티드 타이머 펄스유닛IPU는 어드레스버스ABUS, 하위 데이타버스LDBUS(예를들면 8비트) 및 상위 데이타버스HDBUS(예를들면 8비트)에 접속된다. 상기 직렬통신인터페이스SCI, 워치독타이머WDTMR, 인턴럽트컨트롤러IRCONT, 아날로그디지탈변환기ADC, 대기상태컨트롤러WSCONT 및 포트PORT1∼PORT12는 어드레스버스ABUS 및 상위 데이타버스HDBUS에 접속된다. 상기 플래시메모리FMRY는 특히 제한되지 않지만 프로그램이나 고정데이타등을 저장하기 위해 이용된다. 제16도에 도시되는 각 블럭을 구성하는 회로소자는 마이크로컴퓨터를 구성하는 도시되지 않은 다른 회로소자와 함께 단결정 실리콘과 같은 1개의 반도체기판상에 형성된다.

제16도에 있어서, Vpp는 플래시메모리FMRY의 리라이트용 고전압이다. EXTAL 및 XTAL은 마이크로컴퓨터의 칩의 외부에 부착된 도시하지 않은 진동자에서 상기 클럭발진기CPG에 부여되는 신호이다. φ는 클럭발진기CPG에서 외부로 출력되는 동기클럭신호이다. MD0~MD2는 마이크로컴퓨터의 동작모드를 설정하기 위해 제어회로CONT에 공급되는 모드신호이다. RES*는 리세트신호, STBY*는 대기신호로써, 중앙처리장치CPU 및 그 이외의 다른 회로블럭에 공급된다. NMI는 논마스커블인터럽트신호로써, 마스크불가능한 인터럽트를 상기 인터럽트 컨트롤러ICONT에 부여한다. 도시하지 않은 그외의 인터럽트신호는 포트PORT8, PORT9를 거쳐서 인터럽트컨트롤러ICONT에 부여된다. AS*는 외부로 출력되는 어드레스신호의 유효성을 나타내는 어드레스스트로브신호, RD*는 리드사이클인 것을 외부로 통지하는 리드신호, HWR*는 상위 8비트의 라이트사이클인 것을 외부로 통지하는 어퍼바이트 라이트신호, LWR*는 하위 8비트의 라이트사이클인 것을 외부로 통지하는 로어바이트라이트신호이고, 그들은 마이크로컴퓨터MCU의 외부에 대한 액세스제어신호로 된다.

상기 실시예의 단체 플래시메모리에 있어서는 소거 및 라이트의 제어를 타이밍발생회로에서 실행했지만, 본 실시예와 같이 마이크로컴퓨터에 내장되는 경우에는 플래시메모리에 대한 소거 및 라이트의 제어를 CPU의 소프트웨어로 제어할 수도 있다.

예를들면 제17도에는 본 실시예의 마이크로컴퓨터의 메모리맵이 도시된다. 제17도에 있어서, 플래시메모리FMRY의 소정의 영역에는 리라이트제어프로그램과 전송제어프로그램이 미리 라이트되어 있다. 중앙처리장치CPU는 리라이트모드가 지시되면 전송제어프로그램을 실행해서 리라이트제어프로그램을 랜덤액세스메모리RAM으로 전송한다. 전송종료후 중앙처리장치CPU의 처리는 그 랜덤액세스메모리RAM상의 리라이트제어프로그램의 실행으로 분기되고, 이것에 의해서 플래시메모리FMRY에 대한 소거 및 라이트 (검증을 포함한다)가 반복된다. 상기 제어회로CONT는 플래시메모리에 있어서의 데이타의 리드동작, 라이트소거를 위한 각종 타이밍이나 전압의 선택재어등을 중앙처리장치CPU의 지시에 따라서 실행하는 제어회로이다.

상기 제어회로CONT는 제18도에 도시한 컨트롤레지스터CREG를 구비하고 있다. 컨트롤레지스터CREG는 각각 8비트의 프로그램/소거제어레지스터PEREG와 소거블럭지정레지스터MBREG1 및 MBREG2에 의해서 구성된다. 프로그램/소거제어레지스터PEREG에 있어서 Vpp는 리라이트용 고전압인가에 따라서 “1”로 되는 고전압인가플래그이다. EE비트는 우수행의 소거동작을 지시하는 비트로 되고, EO는 기수행의 소거동작을 지시하는 비트, EVE비트는 우수행의 소거에 있어서의 검증동작의 지시비트로 되고, EVO는 기수행에 있어서의 검증동작의 지시비트로 된다.

P비트는 라이트동작(프로그램동작)의 지시비트로 되고, PV비트는 라이트에 있어서의 검증동작의 지시비트로 된다. 소거블럭지정레지스터MBREG1 및 MBREG2는 각각 16분할된 블럭에 포함되는 어떤 메모리블럭을 소거하는지를 지정하는 레지스터이며, 예를들면 “1”은 대응하는 메모리블럭의 선택을 의미하고, 비트”0”은 대응하는 메모리블럭의 비선택을 의미한다. 예를들면 소거블럭 지정레지스터MBREG2의 제7비트가 “1”일때는 소오스분할스위치SS16이 선택되어 메모리블럭BL16의 소거가 지정된다.

이러한 컨트롤레지스터CREG를 이용한 소거동작에서 중앙처리장치CPU는 컨트롤레지스터CREG로의 라이트와 참조를 반복하면서 리라이트 제어프로그램에 따른 순서로 어드레스신호를 출력하여 소거처리를 실행한다. 소거의 기본적인 순서는 상기 실시예와 마찬가지로 우선 중앙처리장치CPU는 상기 리라이트제어프로그램에 따라서 소거를 실행해야할 어드레스범위의 메모리셀에 대해서 프리라이트를 실행한다. 이것에 의해서 소거전의 메모리셀의 상태는 전부 라이트상태로 일치된다. 계속해서 소거대상 메모리셀에 대해서 조금씩 소거를 실행하면서 그 때마다 소거의 상태를 검증하여(소거/검증) 과소거를 방지해서 소거동작을 완료한다. 이때, 우수행 워드선과 기수행 워드선을 별도로 소거하는 제어는 컨트롤레지스터CREG의 EE비트와 EO비트에 따른다. 예를들면 소거동작이 지시되면 중앙처리장치CPU는 최초에 EO비트를 “1”, EE비트를 “0”으로 초기설정해서 소거대상 블럭의 기수행워드선에 대해서 소거 및 검증을 실행하고, 그것이 완료한후에 EO비트를 “0”, EE비트를 “1”로 리라이트해서 소거대상블럭의 우수행워드선에 대해서 소거 및 검증을 실행한다. 기수행 워드선을 소거대상으로 할 때 중앙처리장치CPU는 제12도에서 설명한 신호Xi를 하이레벨, Xi*를 로우레벨로 하는 어드레스신호를 플래시메모리FMRY에 공급하고, 우수행워드선을 소거대상으로 할 때 상기 신호Xi를 로우레벨, Xi*를 하이레벨로 하는 어드레스신호를 플래시메모리FMRY에 공급한다. 또, 컨트롤레지스터CREG를 사용해서 소거대상블럭을 지정하는 경우 제15도에 도시되는 바와 같은 소오스스위치SS는 제13도와 마찬가지로 블럭마다 소오스분할스위치가 마련되고 소거블럭지정레지스터MBREG1 및 MBREG2의 값이 공급되어 일괄소거블럭의 소오스선에 소거용 전압Vpp 및 소거방지전압Vss를 인가하도록 한다.

또, 최초의 데이타라이트효율을 향상시키기 위해 PROM라이터와 같은 외부장치에 마이크로컴퓨터를 접속해서 플래시메모리의 소거 및 라이트를 가능하게 하는 경우에는 그와 같은 PROM라이터에 의한 리라이트모드를 상기 모드신호MD0~MD2에 의해서 지정할 수 있게 한다. 예를들면 그와 같은 리라이트모드가 지시되면 상기 제어회로CONT는 PROM라이터와 인터페이스되어야할 I/O포트를 지정해서 내장플래시메모리FMRY를 직접 외부의 PROM라이터로 액세스가능하게 제어한다. 이때의 리라이트의 제어는 예를들면 PROM라이터에서 마이크로컴퓨터에 라이트된 코맨드를 중앙처리장치CPU가 해독하는 것에 의해서 상기와 동일한 리라이트제어프로그램에 따라서 실현할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것은 아니며, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다.

예를들면 우수워드선과 기스워드선으로 분리한 소거는 반드시 최초부터 실행하지 않아도 좋다. 즉, 과소거방지의 관점에서 단계적인 소거 및 소거검증을 반복하는 소거순서를 채용하는 성질상 최초의 단계에서는 우수워드선과 기수워드선을 분리하지 않고 소거동작을 실행하고, 그 도중에 우수워드선과 기수워드선을 분리해서 소거를 실행한다. 이것에 의하면 소거특성의 불안정을 억제하면서 일괄소거를 능률화할 수 있다.

이상의 설명에서는 주로 본 발명자들에 의해서 이루어진 발명을 그 배경으로 된 이용분야인 단체 플래시메모리나 플래시메모리를 내장하는 마이크로컴퓨터에 적용한 경우에 대해서 설명했지만, 그외의 데이타프로세서에도 널리 적용할 수 있다. 본 발명은 적어도 소오스를 공유한 1쌍의 플래시메모리셀을 매트릭스형상으로 배치한 조건의 것에도 적용할 수 있다.

본원에서 개시되는 발명중 대표적인 것에 의해서 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.

(1) 소오스를 공유하는 1쌍의 플래시메모리셀에 있어서, 한쪽씩 2회로 나누어서 소거하므로, 상기 1쌍의 플래시메모리셀사이에 있어서의 소오스와 부유게이트사이의 용량결합비의 상위를 무시할 수 있어 소오스를 공유하는 1쌍의 플래시메모리셀은 각각 각별하게 최적한 소거상태를 얻을 수 있다. 이것에 의해서 메모리셀어레이전체에 있어서의 소거특성을 균일화 또는 안정화할 수 있다.

(2) 상기에 의해 소거후의 임계값전압을 불안정을 작게 할 수 있으므로, 라이트상태에 있어서의 임계값전압을 비교적 낮게 설정하는 것이 가능하게 되며, 리드시의 메모리전류를 크게 취할 수 있어 플래시메모리의 저전압 리드동작으로의 대응이 용이하게 된다.

(3) 워드선과 소오스선의 간격을 좁혀도 상기에 의해 소거상태를 균일화 또는 안정화할 수 있으므로, 플래시메모리셀 사이즈의 소형화 또는 칩사이즈의 소형화를 실현할 수 있다.

(4) 메모리셀어레이중을 소오스선을 공통접속한 일괄소거단위로써의 블럭으로 나누고, 메모리셀어레이의 전면을 순차로 블럭단위로 우수, 기수행마다 소거하는 것에 의해 메모리셀어레이의 전면소거시 소거의 불안정을 더욱 저감할 수 있다.

(5) 플래시메모리에 저장해야할 정보가 프로그램, 데이타테이블, 제어데이타등 여러종류에 미치는 것을 고려하면 선택된 프로그램만에 대해서 우수, 기수행마다 소거할 수 있는 것에 의해 온보드 또는 시스템상에서의 플래시메모리의 사용상의 편리함을 향상시킬 수 있다.

(6) 마이크로컴퓨터와 같은 데이타프로세서에 내장한 플래시메모리에 대한 그와 같은 기수행단위로써의 소거의 제어를 중앙처리장치와 그 동작프로그램에 의해서 실현하는 것에 의해 소거를 위한 전용제어회로를 작게 할 수 있다.

Claims (11)

1. 제1메모리셀의 소오스와 제2 메모리셀의 소오스가 결합되는 1쌍의 메모리셀이 매트릭스형상으로 여러개 배치된 메모리어레이, 상기 메모리어레이에 포함되는 여러개의 소오스선, 상기 메모리어레이에 포함되는 여러개의 제1 워드선 및 여러개의 제2 워드선, 상기 소오스선의 적어도 1개에 제1 소거전압을 공급하는 제1 전압공급수단 및 상기 여러개의 제1 워드선에 제2 소거전압을 공급하고, 상기 여러개의 제2 워드선에 소거방지전압을 공급하는 제2전압공급수단을 포함하며, 상기 제1 및 제2 메모리셀의 각각은 드레인 및 상기 소오스와 드레인 사이에 형성되는 채널영역상에 플로팅게이트와 컨트롤게이트를 갖고, 상기 여러개의 소오스선의 1개는 행방향으로 배치된 상기 1쌍의 메모리셀의 각각의 상기 소오스에 결합되며, 상기 여러개의 제1 워드선의 1개는 행방향으로 배치된 상기 제1 메모리셀의 각각의 상기 컨트롤게이트에 결합되고, 상기 여러개의 제2 워드선의 1개는 행방향으로 배치된 상기 제2 메모리셀의 각각의 상기 컨트롤게이트에 결합되는 불휘발성 메모리장치.
2. 제1항에 있어서, 제1 및 제2 제어신호의 한쪽을 상기 제2 전압공급수단으로 출력하기 위한 제어수단을 더 포함하는 불휘발성 메모리장치.
3. 제2항에 있어서, 상기 제어수단이 상기 제1 제어신호를 출력할 때, 상기 제2 전압공급수단은 상기 여러개의 제1 워드선에 제2 소거전압을 공급하고 상기 여러개의 제2 워드선에 소거방지전압을 공급하며, 상기 제어수단이 제2 제어신호를 출력할 때, 상기 제2 전압공급수단은 상기 여러개의 제2 워드선에 제2 소거전압을 공급하고 상기 여러개의 제1 워드선에 소거방지전압을 공급하는 불휘발성 메모리장치.
4. 제3항에 있어서, 상기 제1 전압공급수단은 여러개의 전압공급회로를 갖고, 상기 제어수단으로부터의 선택신호에 따라서 선택된 전압공급회로가 상기 제1 소거전압을 공급하는 불휘발성 메모리장치.
5. 제4항에 있어서, 레지스터를 더 포함하고, 상기 레지스터는 소거동작을 지시하기위한 소거지시비트, 라이트동작을 지시하기 위한 라이트지시비트, 검증동작을 지시하기 위한 검증지시비트 및 소거할 메모리셀에 결합되는 소오스선을 포함하는 메모리블럭을 지정하기 위한 소거블럭지정비트를 갖는 불휘발성 메모리장치.
6. 제5항에 있어서, 상기 제1 전압공급수단은 여러개의 전압공급회로를 포함하고, 상기 레지스터의 상기 소거블럭지정비트에 의해서 지정된 메모리블럭에 대응하는 소정의 전압공급회로는 상기 제1의 소거전압을 공급하는 불휘발성 메모리장치.
7. 제4항에 있어서, 상기 제1 제어신호, 제2 제어신호 및 선택신호는 중앙처리장치로부터의 제어신호에 응답해서 상기 제어수단에서 출력되는 불휘발성 메모리장치.
8. 제1항에 있어서, 상기 제1 메모리셀의 상기 소오스와 상기 플로팅게이트 사이의 기생용량 및 상기 제2 메모리셀의 상기 소오스와 상기 플로팅게이트 사이의 기생용량은 다른 값으로 되는 불휘발성 메모리장치.
9. 제8항에 있어서, 상기 불휘발성 메모리장치는 플래시메모리인 불휘발성 메모리장치.
10. 반도체기판과 상기 반도체기판에 형성된 불휘발성 메모리를 포함하고, 상기 불휘발성 메모리의 메모리어레이는 행방향으로 서로 평행하게 배치된 제1 및 제2의 워드선을 1쌍으로 하는 여러개의 워드선쌍, 각 워드선쌍내의 상기 제1의 워드선과 상기 제2의 워드선 사이의 상기 반도체기판내에 행방향으로 연장하도록 각각 마련된 여러개의 공통소오스층, 여러개의 데이타선 및 여러개의 불휘발성 메모리셀을 포함하고, 상기 여러개의 불휘발성 메모리셀의 각각은 대응한 데이타선에 결합되는 드레인, 대응하는 워드선에 결합된 컨트롤게이트와 플로팅게이트 및 상기 공통소오스층에 결합되는 소오스를 구비하고, 상기 불휘발성 메모리는 상기 여러개의 공통소오스층에 제1 소거전압을 공급하는 제1 전압공급회로와 상기 제1 워드선과 상기 제2의 워드선의 한쪽에 제2 소거전압을 공급하고 또한 상기 제1 워드선과 상기 제2 워드선의 다른쪽에 소거방지전압을 공급하는 제2 전압공급회로를 더 포함하고, 상기 제1 워드선과 상기 공통소오스층 사이의 거리가 상기 제2 워드선과 상기 공통소오스층의 거리와는 다른 불휘발성 메모리장치.
11. 제10항에 있어서, 상기 불휘발성 메모리장치는 플래시메모리인 불휘발성 메모리장치.