KR100299514B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 폴리실리콘막의 증착시 토폴로지 완화가 동시에 이루어지도록 하여 공정을 단순화시키고, 폴리실리콘막 플러그의 형성시 잔류물 및 파티클 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자는 셀 영역 및 주변영역이 정의되고 셀 영역 및 주변영역 상에, 그의 측벽에 절연막 스페이서를 구비한 도전막 패턴이 형성된 반도체 기판과, 기판 전면에 형성되고 상기 셀 영역의 일부를 노출시키는 콘택홀을 구비한 절연막을 포함한다. 콘택홀에 매립되도록 절연막 상에 플러그용 폴리실리콘막을 형성하고, 폴리실리콘막 상에 ARC막을 형성한 후, ARC막 및 폴리실리콘막을 식각하여 셀영역에 폴리실리콘막 플러그를 형성하고 주변영역의 ARC막을 제거한다. 또한, 폴리실리콘막은 고밀도 플라즈마 화학기상증착으로 형성하여 증착과 동시에 토폴로지를 완화시킨다. 본 실시예에서, 고밀도 플라즈마 화학기상증착은 0 내지 1,000W의 저주파 바이어스 파워만을 인가하여 증착만이 이루어지도록 한 후, 0 내지 4,000W의 고주파 바이어스 파워를 인가하여 식각과 증착이 동시에 이루어지도록 하고, 0 내지 1,000sccm의 사일렌 개스와 0 내지 100sccm의 포스핀 개스와, 0 내지 1,000sccm의 아르곤 개스를 이용하여 진행한다. 또한, 고밀도 플라즈마 화학기상증착은 반응챔버 온도를 300 내지 600℃로 유지시켜 진행한다.

Description

반도체 소자의 제조방법{method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 폴리실리콘막 플러그의 형성시 공정을 단순화시키면서 주변영역의 잔류물 발생을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 메모리 소자의 집적도가 증가됨에 따라, 배선의 폭 및 배선 사이의 간격이 감소된다. 이에 따라, 0.25㎛ 이하의 디자인룰이 적용되는 메모리 소자에서는 하부배선의 측벽에 절연막 스페이서를 형성한 후, 하부배선과 상부배선을 폴리실리콘막 플러그를 이용하여 연결한다.
도 1a 및 도 1b는 상기한 바와 같은 폴리실리콘 플러그가 적용된 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 셀영역(미도시) 및 주변영역(A)이 정의되고, 상부에 필드 산화막(11) 및 워드라인(12A, 12b)이 형성된 반도체 기판(10) 상에 절연막을 증착한다. 그런 다음, 상기 절연막을 블랭킷 식각으로 식각하여, 워드라인(12A, 12B)의 측벽에 스페이서(13)를 각각 형성하고, 기판 전면에 절연막(14)을 증착한다. 그 후, 셀영역의 절연막(14)을 식각하여 콘택홀(미도시)을 형성하고, 콘택홀에 매립되도록 절연막(14) 상에 플러그용 폴리실리콘막(15)을 증착한 후, 그 상부에 반사방지(Anti-Reflective Coating; ARC)막(16)을 증착한다.
도 1b를 참조하면, ARC막(16) 및 폴리실리콘막(15)을 식각하여 셀영역에 폴리실리콘막 플러그(미도시)를 형성하고, 주변영역(A)의 ARC막(16) 및 폴리실리콘막 (15)을 제거한다.
한편, 폴리실리콘막 플러그의 형성시, 주변영역(A)의 단차가 큰 영역의 토폴로지로 인하여 ARC막(16)이 완전히 제거되지 않고 잔재하여 하부의 폴리실리콘막 (15)의 식각을 방해하여, 도 1b에 도시된 바와 같이, 주변영역역(A)에 폴리실리콘막의 잔류물(R)이 발생한다. 따라서, 잔류물(R)의 발생을 방지하기 위하여, 폴리실리콘막(15)의 증착 후, 아르곤 스퍼터링을 이용한 전면식각으로 토폴로지 완화공정이 진행되어야 한다. 즉, 도 2는 폴리실리콘막(15)의 토폴로지 완화공정 후 관찰된 주변영역의 단면사진을 나타낸 도면으로서, 도 2에 나타낸 바와 같이 폴리실리콘막 (15)의 표면 토폴로지가 완화됨을 알 수 있다.
그러나, 아르곤 스퍼터링은 많은 파티클을 발생하기 때문에, 이러한 파티클을 제거하기 위한 별도의 제거공정이 요구된다. 이에 따라, 폴리실리콘막의 형성공정이 증착공정-토폴로지 완화공정-파티클 제거공정으로 진행되므로 공정이 복잡할 뿐만 아니라, 공정자체에서 발생되는 잔류물 및 파티클로 인하여 소자의 수율 및 신뢰성이 저하된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 폴리실리콘막의 증착시 도 2에 나타낸 바와 같은 토폴로지 완화가 동시에 이루어지도록 하여 공정을 단순화시키고, 폴리실리콘막 플러그의 형성시 잔류물 및 파티클 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2는 폴리실리콘막의 토폴로지 완화공정 후 관찰된 주변영역의 단면사진을 나타낸 도면.
도 3a 및 3b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
〔도면의 주요 부분에 대한 부호의 설명〕
30 : 반도체 기판 31 : 필드 산화막
32A, 32B : 워드라인 33 : 스페이서
34 : 절연막 35 : 폴리실리콘막
36 : ARC막 A : 주변영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 셀 영역 및 주변영역이 정의되고 셀 영역 및 주변영역 상에, 그의 측벽에 절연막 스페이서를 구비한 도전막 패턴이 형성된 반도체 기판과, 기판 전면에 형성되고 상기 셀 영역의 일부를 노출시키는 콘택홀을 구비한 절연막을 포함한다. 콘택홀에 매립되도록 절연막 상에 플러그용 폴리실리콘막을 형성하고, 폴리실리콘막 상에 반사방지막을 형성한 후, 반사방지막 및 폴리실리콘막을 식각하여 셀영역에 폴리실리콘막 플러그를 형성하고 주변영역의 반사방지막을 제거한다. 또한, 폴리실리콘막은 고밀도 플라즈마 화학기상증착으로 형성하여 증착과 동시에 토폴로지를 완화시킨다.
본 실시예에서, 고밀도 플라즈마 화학기상증착은 0 내지 1,000W의 저주파 바이어스 파워만을 인가하여 증착만이 이루어지도록 한 후, 0 내지 4,000W의 고주파 바이어스 파워를 인가하여 식각과 증착이 동시에 이루어지도록 하고, 0 내지 1,000sccm의 사일렌 개스와 0 내지 100sccm의 포스핀 개스와, 0 내지 1,000sccm의 아르곤 개스를 이용하여 진행한다. 또한, 고밀도 플라즈마 화학기상증착은 반응챔버 온도를 300 내지 600℃로 유지시켜 진행한다.
또한, 폴리실리콘막은 반응개스로서 사일렌 개스를 사용하고 도핑개스로서 포스핀 개스를 이용한 인시튜 도핑으로 도핑한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 3a 내지 도 3b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 셀영역(미도시) 및 주변영역(A)이 정의되고, 상부에 필드 산화막(31) 및 워드라인(32A, 32B)과 같은 도전막 패턴이 형성된 반도체 기판(30) 상에 절연막을 증착한다. 그런 다음, 상기 절연막을 블랭킷 식각으로 식각하여, 워드라인(32A, 32B)의 측벽에 스페이서(33)를 형성하고, 기판 전면에 절연막(34)을 증착한다. 그 후, 셀영역의 절연막(34)을 식각하여 콘택홀(미도시)을 형성하고, 콘택홀에 매립되도록 절연막(34) 상에 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition; HDP-CVD)으로 플러그용 폴리실리콘막(35)을 형성한다.
상기 HDP-CVD에서는 폴리실리콘막(35)의 증착/식각/증착 공정이 동시에 연속적으로 실행되므로 증착과 동시에 토폴로지가 완화된다. 예컨대, HDP-CVD는 절연막 평탄화에 일반적으로 사용되는 방법인데, 이를 폴리실리콘막의 증착에 적용함으로써, 증착과 동시에 토폴로지를 완화시킬 수 있다. 본 발명에서는 0 내지 1,000sccm의 사일렌 개스와 0 내지 100sccm의 포스핀 개스와, 0 내지 1,000sccm의 아르곤 개스를 이용하여, HDP-CVD는 초기에는 저주파 바이어스 파워, 바람직하게 0 내지 1,000W의 바이어스 파워만을 인가하여 증착(35A)만이 이루어지도록 한 후, 고주파 바이어스 파워, 바람직하게 0 내지 4,000W의 바이어스 파워를 인가하여 식각과 증착(35B, 35C)이 동시에 이루어지도록 진행한다. 또한, 상기한 HDP-CVD는 반응챔버 온도를 300 내지 600℃로 유지시켜 진행한다.
즉, 저주파 바이어스 파워에서는 플라즈마가 형성되고 이온의 직진성이 감소되어 Ar 스퍼터링에 의한 스퍼터 효과가 감소됨으로써 워드라인(32A, 32B)이 보호되면서 증착만이 이루어지는 반면, 고주파 바이어스 파워에서는 플라즈마가 형성되고 이온의 직진성이 증가되어 스퍼터 효과가 증가됨으로써 폴리실리콘막(35)의 토폴로지가 완화된다. 또한, 폴리실리콘막(35)은 반응개스로서 사일렌 개스를 사용하고 도핑개스로서 포스핀 개스를 이용한 인시튜(in-situ) 도핑으로 도핑한다.
그리고 나서, 폴리실리콘막(35) 상부에 ARC막(36)을 증착하고, ARC막(36) 및폴리실리콘막(35)을 식각하여 셀영역에 폴리실리콘막 플러그(미도시)를 형성하고, 주변영역(A)의 ARC막(36) 및 폴리실리콘막(35)을 제거한다. 이때, 도 3b에 도시된 바와 같이, 주변영역(A)에 종래(도 1b 참조)와 같은 폴리실리콘막(35)의 잔류물이 존재하지 않는다.
상기한 본 발명에 의하면, 플러그용 폴리실리콘막을 HDP-CVD로 형성함으로써 증착과 동시에 식각이 이루어지도록 하여 토폴로지를 완화시킴으로써, 증착 후 별도의 토폴로지 완화공정 및 토폴로지 완화공정에 따른 불순물 제거공정이 요구되지 않으므로 공정이 단순해진다. 또한, 폴리실리콘막 플러그의 형성후 주변영역의 폴리실리콘막이 잔류물을 발생시키는 것 없이 완전히 제거됨으로써, 소자의 수율 및 신뢰성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (5)

  1. 셀 영역 및 주변영역이 정의되고 셀 영역 및 주변영역 상에, 그의 측벽에 절연막 스페이서를 구비한 도전막 패턴이 형성된 반도체 기판과, 상기 기판 전면에 형성되고 상기 셀 영역의 일부를 노출시키는 콘택홀을 구비한 절연막을 포함하는 반도체 소자의 제조방법에 있어서,
    상기 콘택홀에 매립되도록 절연막 상에 플러그용 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 상에 반사방지막을 형성하는 단계; 및
    상기 반사방지막 및 폴리실리콘막을 식각하여 상기 셀영역에 폴리실리콘막 플러그를 형성하고 상기 주변영역의 반사방지막을 제거하는 단계를 포함하고,
    상기 폴리실리콘막은 고밀도 플라즈마 화학기상증착으로 형성하여 증착과 동시에 토폴로지를 완화시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 고밀도 플라즈마 화학기상증착은 0 내지 1,000W의 저주파 바이어스 파워만을 인가하여 증착만이 이루어지도록 한 후, 0 내지 4,000W의 고주파 바이어스 파워를 인가하여 식각과 증착이 동시에 이루어지도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 고밀도 플라즈마 화학기상증착은 0 내지 1,000sccm의 사일렌 개스와 0 내지 100sccm의 포스핀 개스와, 0 내지 1,000sccm의 아르곤 개스를 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 고밀도 플라즈마 화학기상증착은 반응챔버 온도를 300 내지 600℃로 유지시켜 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 폴리실리콘막은 반응개스로서 사일렌 개스를 사용하고 도핑개스로서 포스핀 개스를 이용한 인시튜 도핑으로 도핑하는 것을 특징으로 도체 소자의 제조방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980045143A (ko) * 1996-12-09 1998-09-15 김광호 반도체 장치의 평탄화 방법
KR19980050428A (ko) * 1996-12-20 1998-09-15 김영환 반도체 장치의 평탄화 절연막 형성 방법
KR19980057125A (ko) * 1996-12-30 1998-09-25 김영환 반도체 소자 제조시의 층간 평탄화방법
JPH10294294A (ja) * 1997-04-10 1998-11-04 Lg Semicon Co Ltd 半導体デバイスの金属配線の形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980045143A (ko) * 1996-12-09 1998-09-15 김광호 반도체 장치의 평탄화 방법
KR19980050428A (ko) * 1996-12-20 1998-09-15 김영환 반도체 장치의 평탄화 절연막 형성 방법
KR19980057125A (ko) * 1996-12-30 1998-09-25 김영환 반도체 소자 제조시의 층간 평탄화방법
JPH10294294A (ja) * 1997-04-10 1998-11-04 Lg Semicon Co Ltd 半導体デバイスの金属配線の形成方法

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