KR100317128B1 - 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

전계 효과 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 동작시 채널층에 발생하는 열을 효율적으로 방출시키기 위한 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
본 발명에 의한 전계 효과 트랜지스터는 소오스 전극상에 금 범프를 형성하여 플립칩 형태로 본딩하여 패키징함으로써 소자의 성능 및 신뢰성 악화를 방지할 수 있도록 한 것이다.

Description

전계 효과 트랜지스터 및 그 제조 방법{FIELD EFFECT TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 트랜지스터에 관한 것으로, 특히 동작시 채널층에서 발생되는 열을 효율적으로 방출시키는 마이크로웨이브 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
종래에는, 갈륨비소와 같은 열전도성이 나쁜 반도체 기판을 이용한 고전력 반도체 소자를 제작함에 있어서, MESFET, HEMT, HBT 등의 고주파 전력용 소자나 MMIC(Monolithic Microwave Integrated Circuit) 의 동작시 채널층에서 열이 발생하는 문제점이 있다. 그러므로, 동작시 채널층에 발생되는 열을 효율적으로 방출시키는 기술이 요구되어 왔으며, 그 한예로서, 발명의 명칭이 'Through- substrate source contact for microwave FET' 이고 발명자가 David Richard 등인 미국 특허 제 3,986,196 호가 있다. 이 공보에는 기판의 뒷면에 비어홀을 형성하는 방법이 개시되어 있다.
도 1을 참조하여, 미국 특허 제 3,986,196 호에 개시된 종래의 마이크로웨이브 전계 효과 트랜지스터에 대하여 설명한다.
도 1 에 도시된 바와 같이, 기판(10)상에는 N형 에피텍셜층(12)이 형성되고, N형 에피텍셜층(12)상에는 소정의 금속으로 이루어진 소오스, 게이트 드레인 전극(14, 16, 18)이 형성되어 있다. 또한, 소오스 전극(14)의 하부면이 노출되고 기판의 저면에 도달하도록 기판(10) 및 N형 에피텍셜층(12)에 비어홀이 형성되어 있다. 이 비어홀에는 금 등으로 이루어진 소오스 콘택(20)이 충진되어 있다. 기판(10)은 땜납층(24)에 의해 히트싱크(22)에 접합되어 있다. 이러한 구성에 의해고주파 트랜지스터의 채널에서 발생되는 열 저항을 감소시키고 소오스 리드 인덕턴스를 감소시켰다.
그러나, 상술한 바와 같은 종래 기술에 의하면, 기판에 비어홀을 형성해야 하므로, 공정이 복잡해지는 문제점이 있었다. 또한 비어홀에 금을 충진해야 하므로, 금의 소모가 많아 제작 비용이 증가하는 문제점이 있었다.
상술한 종래 기술외에, 웨이퍼를 폴리싱하는 방법이 있으나, 이 방법은 웨이퍼가 깨지기 쉬운 문제점이 있었다.
그러므로, 본 발명의 목적은 동작시 채널층에서 발생하는 상당량의 열량을 효율적으로 방출함과 동시에 열적 및 전기적 임피던스가 낮으며 본딩 와이어에 의한 기생 인덕턴스를 감소시키는 전계 효과 트랜지스터를 제공하는 것이다.
본 발명의 또다른 목적은 기존의 도금열싱크에 비하여 금의 소모량을 줄일 뿐만 아니라 칩 사이즈 등의 물리적 제한이 없앰으로써 제조 비용을 감소시킬 수 있는 전계 효과 트랜지스터를 제공하는 것이다.
또한, 본 발명의 또다른 목적은 비어홀 형성을 형성하는 복잡한 공정을 제거함으로써 제조가 용이한 전계 효과 트랜지스터의 제조 방법을 제공하는 것이다.
도 1 은 종래의 마이크로웨이브 전계 효과 트랜지스터의 단면도,
도 2a 내지 도 2e 는 본 발명에 따른 전계 효과 트랜지스터의 제조 방법을 설명하는 단면도,
도 3 은 도 2a 내지 도 2e 의 제조 방법에 의해 제조된 전계 효과 트랜지스터를 패키지 바닥에 접합한 상태를 나타내는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
20: 기판 22: 채널층
24: 소오스 전극 26: 게이트 전극
28: 드레인 전극 30: 절연층
32: 금 범프 32a: 소오스 콘택
본 발명의 한 형태에 의하면, 반도체 기판과, 반도체 기판상에 형성된 채널층과, 채널층상의 소정 위치에 형성된 소오스, 게이트, 드레인 전극과, 채널층 및 소오스, 게이트, 드레인 전극을 전체적으로 피복하도록 형성된 절연층과, 도전 물질로 이루어지고 일부가 절연층에 매립되고 나머지가 절연층에 돌출하도록 소오스 전극상에 형성된 범프를 구비하는 전계 효과 트랜지스터를 제공한다.
본 발명의 다른 형태에 의하면, 반도체 기판상에 채널층을 형성하는 단계, 채널층상에 소오스, 드레인, 게이트 전극을 형성하는 단계, 채널층 및 소오스, 드레인, 게이트 전극상에 절연층을 형성하는 단계, 및 일부가 절연층에 매립되고 나머지가 절연층에서 돌출하도록 소오스 전극상에 도전 물질로 이루어진 범프를 형성하는 단계를 구비하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법이 제공된다.
바람직한 실시예에 있어서, 범프는 금, 알루미늄, 또는 구리로 형성되는 것이 바람직하다. 또한, 범프는 전기 도금법, 열증착법, 전자빔 증착법, 또는 스퍼터링법에 의해 형성되는 것이 바람직하다. 범프는 50 미크론 이상의 높이를 갖는 것이 바람직하다. 범프는 복수의 소오스 접속부로 이루어지는 것이 바람직하다.
이하, 도 2a 내지 도 2e를 참조하여 본 발명의 바람직한 실시예에 대하여 설명한다.
도 2a 내지 도 2e 는 본 발명에 따른 전계 효과 트랜지스터의 제조 방법을 설명하는 단면도이다. 도 3 은 도 2a 내지 도 2e 의 제조 방법에 의해 제조된 전계 효과 트랜지스터를 패키지 바닥에 접합한 상태를 설명하는 도면이다.
먼저, 도 2a 에 도시한 바와 같이, 반절연상태의 도핑되지 않은 갈륨 비소등으로 이루어진 반도체 기판(20)상에 공지의 이온 주입 및 도핑된 에피텍셜층의 성장에 의해 채널층(22)을 형성한다.
이어서, 도 2b 에 도시한 바와 같이, 채널층(22)상에 소정의 금속으로 이루어진 소오스 전극(24) 및 드레인 전극(28)을 형성한 후, 도 2c 에 도시한 바와 같이 게이트 전극(26)을 형성한다. 이때, 이들 전극은 공지된 증착 및 에칭 기술에 의해 형성될 수 있다.
그후, 도 2d 에 도시한 바와 같이, 채널층(22) 및 소오스, 게이트, 드레인 전극(24, 26, 28) 상에는 2000Å 이상의 두께를 갖는 절연막(30)을 형성한다. 이 절연막은 산화막 또는 질화막 등으로 이루어 질 수 있다.
그후, 소오스 전극(24)상에 전기 도금법, 열증착법, 전자빔 증착법, 스퍼터링법 등에 의해 금 범프(32)를 형성하여 도 2e 에 도시한 바와 같은 전계 효과 트랜지스터를 제작한다.
이때, 범프(32)는 알루미늄, 구리 등의 전도성이 우수한 물질을 사용할 수 있다. 또한, 범프(32)는 50 미크론이상 충분히 높게 형성하여 그 일부가 절연막(30)내에 매립되고 그 나머지가 절연막(30)으로부터 돌출하도록 형성된다. 또한, 범프(32)는 복수의 봉형상 소오스 콘택(32a)으로 이루어지며, 이 봉형상 소오스 콘택(32a)은, 평면에서 보아 원통형, 육각형, 또는 사각형 등의 다양한 형상을 갖도록 제작될 수 있다.
상술한 바와 같은 공정에 의해 금 범프를 갖는 전계 효과 트랜지스터의 제조가 완료된다. 이렇게 형성된 전계 효과 트랜지스터는, 도 3 에 도시된 바와 같이,플립칩 본딩방법을 사용하여 본딩 금속에 의해 패키징된다. 이때, 사용되는 본딩 금속은 금-주석(Au-Sn)의 화합물을 사용하는 것이 바람직하며, 모세관 현상에 의해 용융 본딩 금속은 위쪽까지 올라가 결합이 완벽하게 진행됨으로써 접착 불량에 따른 열전달 문제가 발생하지 않는다.
상술한 바와 같이, 본 발명은 패키지 바닥위로 열적, 전기적 저임피던스 경로를 형성함으로써 채널층의 열방출을 효과적으로 수행할 수 있을 뿐만 아니라, 본딩 와이어에 의한 기생 인덕턴스를 줄이고, 비어홀 형성과 같은 복잡한 공정을 없앰으로써, 용이하게 제조할 수 있는 효과가 있다. 또한, 기존의 도금열싱크에 비하여 금 소모량이 적어 경제적이며, 칩 사이즈 등의 물리적 제한이 없어 어셈블리 비용의 개선 효과가 있다. 또한, 각 단위 트랜지스터의 채널층에서 발생하는 열량을 골고루 패키지 바닥으로 방출시켜 단위 트랜지스터 내부의 국부적 가열에 의한 소자 파괴를 방지하여 신뢰성을 향상시키는 효과가 있다.

Claims (8)

  1. 반도체 기판과, 상기 반도체 기판상에 형성된 채널층과, 상기 채널층상의 소정 위치에 형성된 소오스, 게이트, 드레인 전극과, 상기 채널층 및 소오스, 게이트, 드레인 전극을 전체적으로 피복하도록 형성된 절연층과, 도전 물질로 이루어지고 일부가 상기 절연층에 매립되고 나머지가 상기 절연층에서 돌출하도록 상기 소오스 전극상에 형성된 범프를 구비하는 것을 특징으로 하는 전계 효과 트랜지스터.
  2. 제 1 항에 있어서, 상기 범프는 금, 알루미늄, 또는 구리로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 범프는 50 미크론 이상의 높이를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 범프는 복수의 소오스 접속부로 이루어진 것을 특징으로 하는 전계 효과 트랜지스터.
  5. 반도체 기판상에 채널층을 형성하는 단계, 상기 채널층상에 소오스, 드레인, 게이트 전극을 형성하는 단계, 상기 채널층 및 소오스, 드레인, 게이트 전극상에 절연층을 형성하는 단계, 및 일부가 상기 절연층에 매립되고 나머지가 상기 절연층에서 돌출하도록 상기 소오스 전극상에 도전 물질로 이루어진 범프를 형성하는 단계를 구비하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  6. 제 5 항에 있어서, 상기 범프는 금, 알루미늄, 또는 구리로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  7. 제 5 항에 있어서, 상기 범프는 전기 도금법, 열증착법, 전자빔 증착법, 또는 스퍼터링법에 의해 형성되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  8. 제 5 항 또는 제 6 항에 있어서, 상기 범프는 복수의 소오스 접속부로 이루어진 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
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JPH0653346A (ja) * 1992-06-02 1994-02-25 Fujitsu Ltd 半導体装置
JPH1050941A (ja) * 1996-07-31 1998-02-20 Sanyo Electric Co Ltd 半導体集積回路の製造方法
JPH1051000A (ja) * 1996-07-31 1998-02-20 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法と液晶表示装置用アクティブマトリックスアレイ
JPH11126867A (ja) * 1997-10-23 1999-05-11 Nec Corp 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0653346A (ja) * 1992-06-02 1994-02-25 Fujitsu Ltd 半導体装置
JPH1050941A (ja) * 1996-07-31 1998-02-20 Sanyo Electric Co Ltd 半導体集積回路の製造方法
JPH1051000A (ja) * 1996-07-31 1998-02-20 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法と液晶表示装置用アクティブマトリックスアレイ
JPH11126867A (ja) * 1997-10-23 1999-05-11 Nec Corp 半導体装置及びその製造方法

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