KR100328706B1 - A semiconductor device - Google Patents
A semiconductor device Download PDFInfo
- Publication number
- KR100328706B1 KR100328706B1 KR1019990023525A KR19990023525A KR100328706B1 KR 100328706 B1 KR100328706 B1 KR 100328706B1 KR 1019990023525 A KR1019990023525 A KR 1019990023525A KR 19990023525 A KR19990023525 A KR 19990023525A KR 100328706 B1 KR100328706 B1 KR 100328706B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- active region
- gate
- field
- field region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체장치의 디램 셀에 관한 것으로서, 특히 필드영역의 워드라인 측벽 스페이서를 활성영역까지 확장시켜 형성하고 워드라인을 필드영역 안쪽으로 형성하여 접합누설전류를 감소시켜 디램 셀의 데이터 유지능력을 향상시키도록 한 반도체장치의 디램 셀 구조에 관한 것이다. 본 발명에 따른 반도체장치는 제 1 도전형의 반도체기판과, 상기 반도체기판에 형성되어 활성영역을 한정하는 트렌치 구조의 필드영역과, 상기 반도체기판의 상기 활성영역과 필드영역 상에 게이트절연막을 개재시켜 연장되되 상기 필드영역 상을 지나는 것이 상기 활성영역과 중첩되지 않도록 형성되어 워드라인으로 이용되는 다수 개의 게이트와, 상기 활성영역의 상기 게이트 양측에 상기 필드영역과 이격되게 형성되는 제 2 도전형의 확산영역과, 상기 다수 개의 게이트 측면에 형성된 제 1 및 제 2 측벽스페이서를 갖되 상기 활성영역 상을 지나는 게이트의 측면에 형성된 제 2 측벽스페이서 보다 상기 필드영역 상을 지나는 게이트의 측면에 형성된 제 1 측벽스페이서가 상기 활성영역과 중첩되게 길게 형성되고, 상기 활성영역과 필드영역 상에 상기 게이트를 덮도록 형성된 층간절연층과, 상기 층간절연층을 관통하는 콘택홀 내에 형성되어 상기 불순물 확산영역과 전기적으로 접촉하는 스토리지전극 노드와, 상기 스토리지전극 노드 표면에 형성된 유전막과 플레이트전극으로 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DRAM cell of a semiconductor device. In particular, a word line sidewall spacer of a field region is formed to extend to an active region, and a word line is formed inside the field region to reduce junction leakage current to reduce data retention capability of a DRAM cell. It relates to a DRAM cell structure of a semiconductor device to be improved. A semiconductor device according to the present invention comprises a semiconductor substrate of a first conductivity type, a field region of a trench structure formed in the semiconductor substrate to define an active region, and a gate insulating film interposed between the active region and the field region of the semiconductor substrate. A plurality of gates which are extended so as to pass on the field region so as not to overlap with the active region and are used as word lines, and are spaced apart from the field region on both sides of the gate of the active region. A first sidewall formed on a side of the gate passing over the field region than a second sidewall spacer formed on the side of the gate passing over the active region, the diffusion region and first and second sidewall spacers formed on the side surfaces of the plurality of gates The spacer is formed to be long and overlaps with the active region, and is formed on the active region and the field region. An interlayer insulating layer formed so as to cover the gate, and is formed in the contact holes penetrating the interlayer insulating layer formed of the impurity diffusion region and the electrical storage electrode node and a dielectric layer and a plate electrode formed on the storage electrode node surface in contact with.
Description
본 발명은 반도체장치에 관한 것으로서, 특히 필드영역의 워드라인 측벽 스페이서를 활성영역까지 확장시켜 형성하고 워드라인을 필드영역 안쪽으로 형성하여 접합누설전류를 감소시켜 디램 셀의 데이터 유지능력을 향상시키도록 한 반도체장치의 디램 셀 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device. In particular, the word line sidewall spacer of the field region is formed to extend to the active region, and the word line is formed inside the field region to reduce the junction leakage current to improve the data retention capability of the DRAM cell. The present invention relates to a DRAM cell structure of a semiconductor device.
메모리(memory)는 기억소자이므로 데이타를 저장할 수 있는 장치와 이곳으로 외부의 데이타를 실어오거나 기억된 데이타를 외부로 실어내는 장치로 대별된다. 데이타를 전달하는 장치를 주변회로라 하며 저장장치를 셀 어레이(cell array)라 부른다. 셀 어레이는 단위기억소자들이 매트릭스(matrix) 형태로 모여있는 집합체이다. 일반적으로 1 비트 단위의 데이타를 저장할 수 있는 단위 기억소자는 데이타의 유지 및 보존장치, 메모리 셀을 선택하여 활성화하는 신호선(워드 라인)과 메모리 셀의 데이타를 입출력할 수 있는 선(비트 라인)을 구비하여야 한다. 이러한 구성요소를 만족시키기 위하여 2-4 개의 트랜지스터를 사용하는 등 여러가지 방법들이 제안되었으나, 소자수, 배선수 및 소요면적이라는 측면에서 우월한 1 개의 모스트랜지스터와 1 개의 캐패시터로 구성된 단위기억소자가 주로 사용된다.Since a memory is a memory device, it is classified into a device capable of storing data and a device capable of carrying external data there or storing stored data externally. Devices that carry data are called peripheral circuits and storage devices are called cell arrays. A cell array is a collection of unit memory elements arranged in a matrix form. In general, a unit memory device capable of storing data in units of 1 bit includes a signal line (word line) for selecting and activating a memory cell and a line (bit line) for inputting / outputting data of the memory cell. Must be provided. In order to satisfy these components, various methods have been proposed, including two to four transistors, but a unit memory device composed of one MOS transistor and one capacitor, which is superior in terms of the number of devices, the number of wirings, and the required area, is mainly used. do.
이러한 디램 셀에 필요한 스토리지 노드 및 비트라인 형성 재료로서 공정마진의 증가를 위하여 폴리실리콘 플러그를 사용한다. 이러한 플러그는 콘택 또는 바이어 홀(via hole)을 형성한 다음 여기에 폴리실리콘을 증착한 후 전면 건식각 즉 에치백을 실시하여 형성한다. 폴리실리콘 플러그 형성 후 층간절연층을 형성한 다음, 콥(Capacitor On bit Line) 구조를 형성할 때에는 비트라인을 먼저 형성하고 스토리지 노드를 형성하는 순서로 진행하고, 컵(Capacitor Under Bitline) 구조를 형성할 때에는 스토리지 노드를 먼저 형성하고 비트라인을 형성한 다음 배선공정을 실시하여 디램을 완성한다.Polysilicon plugs are used to increase process margins as storage nodes and bit line forming materials required for such DRAM cells. Such a plug is formed by forming a contact or via hole, and then depositing polysilicon thereon and performing a front dry etching, that is, an etch back. After the polysilicon plug is formed, an interlayer insulating layer is formed, and when forming a capp on structure, a bit line is formed first, and then a storage node is formed, and a cup under structure is formed. In this case, the storage node is first formed, the bit line is formed, and then the wiring process is performed to complete the DRAM.
도 1은 종래 기술에 따라 제조되는 반도체장치의 디램(DRAM) 구조중 스토리지노드 콘택 형성단계에서의 구조를 도시한 단면도이다.1 is a cross-sectional view illustrating a structure of a storage node contact forming step in a DRAM structure of a semiconductor device manufactured according to the related art.
도 1을 참조하면, 반도체 기판(10)의 소정부위에 활성영역과 필드영역을 정의하는 소자격리용 트렌치 형태의 필드산화막(11)을 형성한 다음 일반적인 방법으로 복수개의 게이트산화막(12), 게이트(13), 캡절연막인 질화막(14), 측벽 스페이서(16)과 불순물 확산영역인 소스/드레인(15)을 형성한 다음 층간절연층으로 제 1 평탄화층(17)을 소자가 형성된 부위를 포함하는 기판(10) 표면에 형성한다. 기판은p형, 불순물 확산영역(15)은 n형으로 형성한다.Referring to FIG. 1, a field isolation film 11 in the form of a device isolation trench defining an active region and a field region is formed on a predetermined portion of a semiconductor substrate 10, and then a plurality of gate oxide films 12 and gates are formed in a general manner. 13, a nitride film 14 as a cap insulation film, a sidewall spacer 16 and a source / drain 15 as an impurity diffusion region are formed, and then the first planarization layer 17 is formed as an interlayer insulation layer. On the surface of the substrate 10. The p-type substrate and the impurity diffusion region 15 are n-type substrates.
이때, 게이트(13)는 활성영역과 필드영역에 각각 형성되며 워드라인을 형성한다. 본 도면에서 활성영역과 필드영역에 형성된 게이트는 동일한 형태의 측벽 스페이서(16)를 갖도록 형성된다.In this case, the gate 13 is formed in the active region and the field region, respectively, and forms a word line. In the drawing, the gates formed in the active region and the field region are formed to have sidewall spacers 16 having the same shape.
게이트에 소정의 전압이 인가되면, 스토리지노드와 불순물 확산영역(15)의 접합부에는 공핍층이 형성된다. 이러한 공핍층의 전계에 의하여 소자격리용 필드영역인 필드산화막(11)과 기판(10)의 계면에 존재하는 트랩(trap)을 통하여 필드 인핸스트 이미션 전류(field enhanced emission current) 성분의 접합누설전류가 증가하게 된다. 이러한 필드 인핸스트 이미션 전류는 공핍층 내에 최대 전계의 크기 및 그 위치에 영향을 받는다. 누설전류를 감소시키기 위해서는 최대전계점의 위치가 트렌치 필드산화막(11) 측면으로부터 멀어질수록 유리하다.When a predetermined voltage is applied to the gate, a depletion layer is formed at the junction of the storage node and the impurity diffusion region 15. Junction leakage of a field enhanced emission current component through a trap existing at the interface between the field oxide film 11 and the substrate 10, which is a field region for device isolation, by the electric field of the depletion layer. The current will increase. This field enhanced emission current is affected by the magnitude and position of the maximum field in the depletion layer. In order to reduce the leakage current, the position of the maximum electric field is farther away from the trench field oxide film 11 side.
따라서, 종래 기술에서는 필드영역상의 측벽 스페이서(16)와 활성영역의 측벽 스페이서를 동일한 형태로 형성하여 그 두께 내지는 길이가 같으므로 최대 전계점의 위치를 트렌치 필드산화막(11)의 측면으로부터 멀리 위치시키기 위하여 필드영역의 게이트(13)를 활성영역의 워드라인 쪽을 이동시켜 형성한다. 따라서, 필드영역의 게이트(13)와 활성영역과의 중첩 길이(d1)가 길어지게 된다.Therefore, in the related art, the sidewall spacers 16 on the field region and the sidewall spacers of the active region are formed in the same shape, so that their thicknesses or lengths are the same, so that the position of the maximum electric field point is located far from the side of the trench field oxide film 11. For this purpose, the gate 13 of the field region is formed by moving the word line side of the active region. Therefore, the overlap length d1 between the gate 13 of the field region and the active region becomes long.
그리고, 제 1 평탄화층(17) 위에 포토레지스트를 도포한 다음 노광 및 현상하는 사진공정을 실시하여 캐패시터의 스토리지 노드와 비트라인 콘택이 형성될 부위를 노출시키는 포토레지스트패턴(도시안함)을 정의한다.Then, a photoresist is applied on the first planarization layer 17, and then a photoresist pattern of exposing and developing is formed to define a photoresist pattern (not shown) that exposes the storage node of the capacitor and the portion where the bit line contact is to be formed. .
포토레지스트패턴으로 보호되지 아니하는 부위의 제 1 평탄화층(17)을 식각하여 측벽 스페이서(16)의 일부 표면 그리고 소자의 활성영역을 이루는 기판(10)의 불순물 확산영역(15) 표면을 노출시키는 콘택홀(H1)을 형성한다. 노출된 부위는 각각 스토리지 노드와 비트라인 콘택이 형성될 부위이다.The first planarization layer 17 of the portion not protected by the photoresist pattern is etched to expose a part of the sidewall spacer 16 and the surface of the impurity diffusion region 15 of the substrate 10 forming the active region of the device. The contact hole H1 is formed. The exposed portions are the portions where the storage node and the bit line contacts are to be formed, respectively.
이후 도시되지는 않있지만, 콘택홀(H1)에 폴리실리콘 플러그를 형성한다. 이때, 형성된 플러그는 각각 스토리지 전극 노드/비트라인 콘택 플러그/스토리지 전극 노드가 되며, 본 도면의 콘택홀(H1)에는 스토리지전극 노드가 형성된다.Although not shown, a polysilicon plug is formed in the contact hole H1. In this case, each of the formed plugs becomes a storage electrode node / bitline contact plug / storage electrode node, and a storage electrode node is formed in the contact hole H1 of the figure.
그리고, 폴리실리콘 플러그의 노출된 표면과 잔류한 제 1 평탄층(17)의 표면에 층간절연층으로 제 2 평탄화층을 형성한 다음 소정 부위를 제거하여 비트라인 콘택 부위의 폴리실리콘 플러그의 표면을 노출시킨다. 그 다음 노출 부위를 포함하는 제 2 평탄화층의 표면에 도핑된 폴리실리콘을 증착한 후 패터닝하여 비트라인을 형성한다.Then, a second planarization layer is formed as an interlayer insulating layer on the exposed surface of the polysilicon plug and the surface of the remaining first planarization layer 17, and then a predetermined portion is removed to remove the surface of the polysilicon plug of the bit line contact region. Expose Then, the doped polysilicon is deposited on the surface of the second planarization layer including the exposed portion, and then patterned to form a bit line.
그리고 비트라인 표면을 포함하는 제 2 평탄화층 표면에 제 3 평탄화층을 형성한 다음, 제 3 평탄화층과 제 2 평탄화층의 소정 부위를 제거하여 스토리지 노드용 폴리실리콘 플러그를 노출시키는 바이어 홀(via hole)을 형성한다. 이러한 바이어 홀을 매립하는 충분한 두께의 도핑된 폴리실리콘층을 제 3 평탄화층 위에 형성한 다음 패터닝하여 스토리지 전극을 형성한다.And forming a third planarization layer on the surface of the second planarization layer including the bit line surface, and then removing a predetermined portion of the third planarization layer and the second planarization layer to expose the polysilicon plug for the storage node. to form holes. A doped polysilicon layer of sufficient thickness to fill this via hole is formed over the third planarization layer and then patterned to form a storage electrode.
이후 도시되지는 아니하였으나, 스토리지전극의 노출된 표면에 유전막을 형성한 다음 그 위에 플레이트전극을 형성하여 캐패시터를 완성하므로서 디램셀을 형성한다.Although not shown, a dielectric film is formed on the exposed surface of the storage electrode, and then a plate electrode is formed thereon, thereby completing the capacitor to form a DRAM cell.
상술한 종래 기술은 스토리지전극 노드 및 비트라인 콘택을 동시에 형성하였지만, 각각의 콘택을 별도의 공정으로 형성할 수도 있다.In the above-described conventional technology, the storage electrode node and the bit line contact are simultaneously formed, but each contact may be formed by a separate process.
이와 같은 구조의 디램 셀은 기억소자로 사용되는데, 이는 캐패시터의 스토리지 노드에 전하를 충전시켜 데이터를 유지하게 된다. 이때, 셀 트랜지스터는 게이트전극에 인가되는 전압에 따라 온/오프되며 전하를 단속한다.A DRAM cell having such a structure is used as a memory device, which charges a storage node of a capacitor to hold data. At this time, the cell transistor is turned on / off in accordance with the voltage applied to the gate electrode to interrupt the charge.
기억된 데이터의 손실을 방지하려면, 캐패시터의 정전용량에 비하여 셀 트랜지스터의 누설전류 및 스토리지 노드 확산층의 접합 누설전류가 작아야 한다.To prevent the loss of stored data, the leakage current of the cell transistor and the junction leakage current of the storage node diffusion layer must be small compared to the capacitance of the capacitor.
그러나, 상술한 종래 기술은 필드영역의 게이트와 활성영역의 중첩길이(d1)가 길어지기 때문에 필드영역의 게이트 전계에 의하여 중첩된 활성영역에 n- 반전층이 형성되어 이로인한 누설전류, 즉, 게이트 인듀스트 드레인 리키지(gate induced drain leakage, GIDL)가 증가하여 디램의 데이터 유지 특성을 열화시킨다. 따라서, 필드영역의 게이트를 활성영역과 중첩되게 형성하는 종래 기술에 의한 디램 구조는 접합누설전류를 감소시켜 데이터 유지특성을 향상시키는데에 한계가 있다.However, in the above-described conventional technique, since the overlap length d1 of the gate of the field region and the active region becomes long, an n− inversion layer is formed in the overlapped active region by the gate electric field of the field region, which results in a leakage current. The gate induced drain leakage (GIDL) is increased to degrade the data retention characteristics of the DRAM. Therefore, the DRAM structure according to the prior art in which the gate of the field region is formed to overlap the active region has a limit in improving the data retention characteristic by reducing the junction leakage current.
따라서, 본 발명의 목적은 접합 공핍층을 트렌치 필드산화막으로부터 거리를 두도록 형성하므로서 전계의 세기를 0으로 만들어 필드 인핸스 이미션에 의한 접합누설전류를 감소시키는 동시에, 필드영역의 게이트 또한 활성영역에 중첩되지 않는 구조를 형성하므로 활성영역을 반전시키는 게이트의 전계가 약화되어 GIDL성분도 크게 감소시키는 우수한 데이터 유지특성을 갖는 디램소자를 제공하는데 있다.Accordingly, an object of the present invention is to form a junction depletion layer at a distance from the trench field oxide film, thereby making the intensity of the electric field zero, thereby reducing the junction leakage current due to field enhancement emission, while also overlapping the gate of the field region with the active region. The present invention provides a DRAM device having an excellent data retention characteristic in which the electric field of the gate for inverting the active region is weakened and thus the GIDL component is greatly reduced because the structure is not formed.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치는 제 1 도전형의 반도체기판과, 상기 반도체기판에 형성되어 활성영역을 한정하는 트렌치 구조의 필드영역과, 상기 반도체기판의 상기 활성영역과 필드영역 상에 게이트절연막을 개재시켜 연장되되 상기 필드영역 상을 지나는 것이 상기 활성영역과 중첩되지 않도록 형성되어 워드라인으로 이용되는 다수 개의 게이트와, 상기 활성영역의 상기 게이트 양측에 상기 필드영역과 이격되게 형성되는 제 2 도전형의 확산영역과, 상기 다수 개의 게이트 측면에 형성된 제 1 및 제 2 측벽스페이서를 갖되 상기 활성영역 상을 지나는 게이트의 측면에 형성된 제 2 측벽스페이서 보다 상기 필드영역 상을 지나는 게이트의 측면에 형성된 제 1 측벽스페이서가 상기 활성영역과 중첩되게 길게 형성되고, 상기 활성영역과 필드영역 상에 상기 게이트를 덮도록 형성된 층간절연층과, 상기 층간절연층을 관통하는 콘택홀 내에 형성되어 상기 불순물 확산영역과 전기적으로 접촉하는 스토리지전극 노드와, 상기 스토리지전극 노드 표면에 형성된 유전막과 플레이트전극으로 이루어진다.A semiconductor device according to the present invention for achieving the above object is a first conductive semiconductor substrate, a trench region formed on the semiconductor substrate to define an active region, the active region and the field region of the semiconductor substrate A plurality of gates extending to each other by a gate insulating layer interposed therebetween so as to pass over the field region so as not to overlap the active region and spaced apart from the field region on both sides of the gate of the active region; A diffusion region of a second conductivity type and first and second sidewall spacers formed on side surfaces of the plurality of gates, the gates passing over the field region than second sidewall spacers formed on side surfaces of the gate passing through the active region. The first sidewall spacer formed on the side is formed long to overlap with the active area, the bow An interlayer insulating layer formed on the region and the field region to cover the gate, a storage electrode node formed in a contact hole penetrating the interlayer insulating layer and in electrical contact with the impurity diffusion region, and formed on a surface of the storage electrode node; It consists of a dielectric film and a plate electrode.
도 1은 종래 기술에 따라 제조되는 반도체장치의 디램(DRAM) 구조중 스토리지노드 콘택 형성단계에서의 구조를 도시한 단면도1 is a cross-sectional view illustrating a structure of a storage node contact forming step in a DRAM structure of a semiconductor device manufactured according to the related art.
도 2는 본 발명에 따라 제조되는 반도체장치의 디램(DRAM) 구조중 스토리지노드 콘택 형성단계에서의 구조를 도시한 단면도2 is a cross-sectional view illustrating a structure of a storage node contact forming step in a DRAM structure of a semiconductor device manufactured according to the present invention.
본 발명에서는 필드영역 게이트의 측벽 스페이서를 활성영역 워드라인 쪽으로 연장되도록 형성하여 활성영역 워드라인의 측벽 스페이서보다 길게 형성하며, 필드영역의 게이트는 활성영역과 중첩되지 않고 활성영역과의 경계면에서서 필드영역쪽으로 소정의 거리를 두고 이격되도록 형성된다.In the present invention, the sidewall spacers of the field region gates are formed to extend toward the active region wordline, so that the sidewall spacers of the field region gate are formed longer than the sidewall spacers of the active region wordline. It is formed to be spaced apart a predetermined distance toward the area.
본 발명에서는 필드영역의 게이트와 활성영역의 워드라인 게이트 중간지점에서 활성영역방향으로 치우치도록 스토리지 노드 콘택을 형성하며 또한, 이러한 콘택부위의 식각시 측벽 스페이서 형성용 절연층을 이방성식각하여 필드영역의 측벽 스페이서를 활성영역 방향으로 연장되도록 형성한다.In the present invention, the storage node contact is formed to be oriented in the direction of the active region from the middle of the gate of the field region and the word line gate of the active region, and the field region by anisotropically etching the insulating layer for forming sidewall spacers during the etching of the contact region. Sidewall spacers are formed to extend in the direction of the active region.
본 발명의 확산접합층은 스토리지노드 콘택용 콘택홀 형성 후 이온주입 및 확산공정으로 형성되는데, 이러한 이온주입시 활성영역 방향으로 연장된 측벽 스페이서가마스크 역할을 하여 접합공핍층이 트렌치 필드산화막으로부터 소정거리 이격되어 형성된다.The diffusion bonding layer of the present invention is formed by an ion implantation and diffusion process after forming a contact hole for a storage node contact. In the ion implantation, the sidewall spacer extending in the active region serves as a mask so that the junction depletion layer is formed from the trench field oxide layer. It is formed spaced apart.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따라 제조되는 반도체장치의 디램(DRAM) 구조중 스토리지노드 콘택 형성단계에서의 구조를 도시한 단면도이다. 본 발명에 따른 디램 셀 구조는 도면에 도시된 단계 이후, 비트라인 콘택과 스토리지 노드 콘택을 완성한 다음 소정의 층간절연층과 비트라인 및 유전막, 플레이트전극을 더 포함하여 구성된다.2 is a cross-sectional view illustrating a structure of a storage node contact forming step in a DRAM structure of a semiconductor device manufactured according to the present invention. The DRAM cell structure according to the present invention may further include a predetermined interlayer insulating layer, a bit line, a dielectric layer, and a plate electrode after completing the bit line contact and the storage node contact after the step shown in the drawing.
도 2를 참조하면, 반도체 기판(20)의 소정부위에 활성영역과 필드영역을 정의하는 소자격리용 트렌치 형태의 필드산화막(21)을 형성한 다음 활성영과 필드영역에 복수개의 게이트산화막(22), 게이트(23), 캡절연막인 질화막(24), 측벽 스페이서(26,260)과 불순물 확산영역인 소스/드레인(25)을 형성한 다음 층간절연층으로 제 1 평탄화층(27)을 소자가 형성된 부위를 포함하는 기판(20) 표면에 형성한다. 이때, 기판은 p형, 불순물 확산영역(25)은 n형으로 형성한다.Referring to FIG. 2, a field oxide film 21 in the form of a device isolation trench defining an active region and a field region is formed in a predetermined portion of the semiconductor substrate 20, and then a plurality of gate oxide layers 22 are formed in the active region and the field region. The gate 23, the nitride film 24 as the cap insulation film, the sidewall spacers 26 and 260, and the source / drain 25 as the impurity diffusion region are formed, and then the first planarization layer 27 is formed as an interlayer insulating layer. It is formed on the surface of the substrate 20 including. At this time, the substrate is p-type, and the impurity diffusion region 25 is formed n-type.
게이트(23)는 활성영역과 필드영역에 각각 형성되며 워드라인을 형성한다. 본 도면에서 활성영역과 필드영역에 형성된 게이트는 동일한 형태의 측벽 스페이서(16)를 갖도록 형성된다.The gate 23 is formed in the active region and the field region, respectively, and forms a word line. In the drawing, the gates formed in the active region and the field region are formed to have sidewall spacers 16 having the same shape.
게이트에 소정의 전압이 인가되면, 불순물 확산영역(25) 일부와 인접하는 기판부위에 공핍층이 형성된다. 이러한 공핍층의 전계에 의하여 소자격리용 필드영역인 필드산화막(21)과 기판(20)의 계면에 존재하는 트랩(trap)을 통하여 필드 인핸스트 이미션 전류(field enhanced emission current) 성분의 접합누설전류가 증가하게된다. 이러한 필드 인핸스트 이미션 전류는 공핍층 내에 최대 전계의 크기 및 그 위치에 영향을 받는다. 누설전류를 감소시키기 위해서는 최대전계점의 위치가 트렌치 필드산화막(21) 측면으로부터 멀어질수록 유리하다.When a predetermined voltage is applied to the gate, a depletion layer is formed on the substrate portion adjacent to a part of the impurity diffusion region 25. Junction leakage of a field enhanced emission current component through a trap present at the interface between the field oxide film 21 and the substrate 20, which is a device isolation field region, by the electric field of the depletion layer. The current will increase. This field enhanced emission current is affected by the magnitude and position of the maximum field in the depletion layer. In order to reduce the leakage current, it is advantageous that the position of the maximum electric field becomes farther from the side of the trench field oxide film 21.
따라서, 본 발명에서는 스토리지 노드 콘택용 콘택홀에 의해 노출된 활성영역의 측벽 스페이서(260) 보다 필드영역의 측벽 스페이서(26)가 길게 형성되어 앞서 설명한 확산접합층이 필드산화막(21)으로부터 이격되어 형성된다. 그러므로, 트렌치 필드산화막(21) 측면으로부터 떨어진 위치에 접합 공핍층이 형성되기 때문에 필드산화막(21) 측면에서의 전계의 세기가 0으로 되어 필드 인핸스 이미션에 의한 접합 누설전류가 감소된다.Accordingly, in the present invention, the sidewall spacers 26 of the field region are formed longer than the sidewall spacers 260 of the active region exposed by the contact hole for the storage node contact so that the diffusion bonding layer described above is spaced apart from the field oxide layer 21. Is formed. Therefore, since the junction depletion layer is formed at a position away from the trench field oxide film 21 side, the intensity of the electric field at the field oxide film 21 side becomes zero, and the junction leakage current due to the field enhancement emission is reduced.
또한, 필드영역의 게이트(23)를 활성영역과 중첩되지 않도록 필드영역내에 위치하도록 필드영역과 활성영역의 경계로부터 소정거리(d2)를 두어 형성하였으므로 활성영역의 불순물 확산영역을 반전시키는 필드영역 게이트의 전계가 약화되어 GIDL(gate induced drain leakage) 성분도 크게 감소한다.In addition, the gate region 23 of the field region is formed at a predetermined distance d2 from the boundary between the field region and the active region so as not to overlap the active region, so that the impurity diffusion region of the active region is inverted. As the electric field is weakened, the gate induced drain leakage (GIDL) component is greatly reduced.
그리고, 제 1 평탄화층(27) 위에 포토레지스트를 도포한 다음 노광 및 현상하는 사진공정을 실시하여 캐패시터의 스토리지 노드와 비트라인 콘택이 형성될 부위를 노출시키는 포토레지스트패턴(도시안함)을 정의한다.Then, a photoresist is applied on the first planarization layer 27, and then a photoresist process of exposing and developing is performed to define a photoresist pattern (not shown) that exposes the storage node of the capacitor and the portion where the bit line contact is to be formed. .
포토레지스트패턴으로 보호되지 아니하는 부위의 제 1 평탄화층(27)을 식각하여 활성영역 게이트의 캡절연막(24) 일부, 측벽 스페이서(260)의 일부 표면 그리고 소자의 활성영역을 이루는 기판(20)의 불순물 확산영역(25) 표면을 노출시키는 콘택홀(H2)을 형성한다. 노출된 부위는 각각 스토리지 노드와 비트라인 콘택이 형성될 부위이다.The substrate 20 forming a portion of the cap insulating layer 24 of the active region gate, a part of the surface of the sidewall spacer 260 and an active region of the device by etching the first planarization layer 27 in a portion not protected by the photoresist pattern. A contact hole H2 is formed to expose the surface of the impurity diffusion region 25. The exposed portions are the portions where the storage node and the bit line contacts are to be formed, respectively.
이후 도시되지는 않았지만, 콘택홀(H2)에 폴리실리콘 플러그를 형성한다. 이때, 형성된 플러그는 각각 스토리지 전극 노드/비트라인 콘택 플러그/스토리지 전극 노드가 되며, 본 도면의 콘택홀(H2)에는 스토리지전극 노드가 형성된다.Although not shown, a polysilicon plug is formed in the contact hole H2. In this case, each of the formed plugs becomes a storage electrode node / bit line contact plug / storage electrode node, and a storage electrode node is formed in the contact hole H2 of the figure.
그리고, 폴리실리콘 플러그의 노출된 표면과 잔류한 제 1 평탄층(27)의 표면에 층간절연층으로 제 2 평탄화층을 형성한 다음 소정 부위를 제거하여 비트라인 콘택 부위의 폴리실리콘 플러그의 표면을 노출시킨다. 그 다음 노출 부위를 포함하는 제 2 평탄화층의 표면에 도핑된 폴리실리콘을 증착한 후 패터닝하여 비트라인을 형성한다.Then, a second planarization layer is formed as an interlayer insulating layer on the exposed surface of the polysilicon plug and the surface of the remaining first planarization layer 27, and then a predetermined portion is removed to remove the surface of the polysilicon plug of the bit line contact region. Expose Then, the doped polysilicon is deposited on the surface of the second planarization layer including the exposed portion, and then patterned to form a bit line.
그리고 비트라인 표면을 포함하는 제 2 평탄화층 표면에 제 3 평탄화층을 형성한 다음, 제 3 평탄화층과 제 2 평탄화층의 소정 부위를 제거하여 스토리지 노드용 폴리실리콘 플러그를 노출시키는 바이어 홀(via hole)을 형성한다. 이러한 바이어 홀을 매립하는 충분한 두께의 도핑된 폴리실리콘층을 제 3 평탄화층 위에 형성한 다음 패터닝하여 스토리지 전극을 형성한다.And forming a third planarization layer on the surface of the second planarization layer including the bit line surface, and then removing a predetermined portion of the third planarization layer and the second planarization layer to expose the polysilicon plug for the storage node. to form holes. A doped polysilicon layer of sufficient thickness to fill this via hole is formed over the third planarization layer and then patterned to form a storage electrode.
이후 도시되지는 아니하였으나, 스토리지전극의 노출된 표면에 유전막을 형성한 다음 그 위에 플레이트전극을 형성하여 캐패시터를 완성하므로서 디램셀을 형성한다.Although not shown, a dielectric film is formed on the exposed surface of the storage electrode, and then a plate electrode is formed thereon, thereby completing the capacitor to form a DRAM cell.
따라서, 본 발명에서 트렌치 필드산화막 측면으로부터 떨어진 위치에 접합 공핍층이 형성되기 때문에 필드산화막 측면에서의 전계의 세기가 0으로 되어 필드 인핸스 이미션에 의한 접합 누설전류가 감소된다. 또한, 필드영역의 게이트를 활성영역과중첩되지 않도록 필드영역내에 위치하도록 필드영역과 활성영역의 경계로부터 소정거리를 두어 형성하였으므로 활성영역의 불순물 확산영역을 반전시키는 필드영역 게이트의 전계가 약화되어 GIDL(gate induced drain leakage) 성분도 크게 감소한다. 이와 같이, 본 발명은 디램의 데이터 유지특성을 열화시키는 두가지 누설전류 성분을 동시에 감소시키므로 매우 우수한 데이터 유지특성을 가즌 디램소자를 제공하는 장점이 있다.Therefore, in the present invention, since the junction depletion layer is formed at a position away from the trench field oxide film side surface, the intensity of the electric field at the field oxide film side surface becomes 0, thereby reducing the junction leakage current due to field enhancement emission. In addition, since the gate of the field region is formed at a predetermined distance from the boundary between the field region and the active region so that the gate of the field region is not overlapped with the active region, the electric field of the gate of the field region gate inverting the impurity diffusion region of the active region is weakened and GIDL. (gate induced drain leakage) component is also greatly reduced. As described above, the present invention reduces the two leakage current components that deteriorate the data retention characteristics of the DRAM at the same time.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023525A KR100328706B1 (en) | 1999-06-22 | 1999-06-22 | A semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023525A KR100328706B1 (en) | 1999-06-22 | 1999-06-22 | A semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010003284A KR20010003284A (en) | 2001-01-15 |
| KR100328706B1 true KR100328706B1 (en) | 2002-03-20 |
Family
ID=19594253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990023525A Expired - Fee Related KR100328706B1 (en) | 1999-06-22 | 1999-06-22 | A semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100328706B1 (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910020902A (en) * | 1990-05-30 | 1991-12-20 | 정몽헌 | DRAM Cell Manufacturing Method |
| JPH06120449A (en) * | 1992-10-01 | 1994-04-28 | Hiroshima Nippon Denki Kk | Semiconductor device and manufacture thereof |
| US5380673A (en) * | 1994-05-06 | 1995-01-10 | United Microelectronics Corporation | Dram capacitor structure |
| JPH0864782A (en) * | 1994-08-23 | 1996-03-08 | Nippon Steel Corp | Method for manufacturing semiconductor device |
| JPH11111941A (en) * | 1997-09-26 | 1999-04-23 | United Microelectron Corp | Manufacturing method of DRAM capacitor |
-
1999
- 1999-06-22 KR KR1019990023525A patent/KR100328706B1/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910020902A (en) * | 1990-05-30 | 1991-12-20 | 정몽헌 | DRAM Cell Manufacturing Method |
| JPH06120449A (en) * | 1992-10-01 | 1994-04-28 | Hiroshima Nippon Denki Kk | Semiconductor device and manufacture thereof |
| US5380673A (en) * | 1994-05-06 | 1995-01-10 | United Microelectronics Corporation | Dram capacitor structure |
| JPH0864782A (en) * | 1994-08-23 | 1996-03-08 | Nippon Steel Corp | Method for manufacturing semiconductor device |
| JPH11111941A (en) * | 1997-09-26 | 1999-04-23 | United Microelectron Corp | Manufacturing method of DRAM capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010003284A (en) | 2001-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100330621B1 (en) | Dram cell with grooved transfer device | |
| US7741673B2 (en) | Floating body memory and method of fabricating the same | |
| KR0179799B1 (en) | Semiconductor device | |
| US9048293B2 (en) | Semiconductor device and method for manufacturing the same | |
| US5324680A (en) | Semiconductor memory device and the fabrication method thereof | |
| US6900513B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| CN113629057B (en) | Semiconductor structures and manufacturing methods | |
| CN216213456U (en) | Semiconductor memory device with a plurality of memory cells | |
| US7208799B2 (en) | Floating body cell dynamic random access memory with optimized body geometry | |
| US7332390B2 (en) | Semiconductor memory device and fabrication thereof | |
| KR100328706B1 (en) | A semiconductor device | |
| JPH08274275A (en) | Semiconductor device and manufacturing method thereof | |
| CN116322036B (en) | Semiconductor devices and their fabrication methods | |
| KR100266027B1 (en) | A method of fabricating semiconductor device | |
| JP3354333B2 (en) | Semiconductor storage device | |
| KR100419751B1 (en) | A method for fabricating of semiconductor device | |
| KR970011758B1 (en) | A method for fabricating dram cells | |
| KR100317196B1 (en) | A method of forming plugs in semiconductor device | |
| KR0126114B1 (en) | The manufacturing method for semiconductor memory device | |
| KR100317494B1 (en) | Method of manufacturing a flash memory cell | |
| KR20020061871A (en) | Semiconductor Memory Device with Cellpad and Method for fabricating the same | |
| KR100855284B1 (en) | Local wiring formation method of SRAM | |
| KR20020024376A (en) | Method of forming contacts in semiconductor devices | |
| KR100390041B1 (en) | Method for forming the DRAM memory cell | |
| KR970004322B1 (en) | Capacitor Manufacturing Method of Semiconductor Device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-3-3-R10-R13-asn-PN2301 St.27 status event code: A-3-3-R10-R11-asn-PN2301 |
|
| D13-X000 | Search requested |
St.27 status event code: A-1-2-D10-D13-srh-X000 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| D14-X000 | Search report completed |
St.27 status event code: A-1-2-D10-D14-srh-X000 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| E13-X000 | Pre-grant limitation requested |
St.27 status event code: A-2-3-E10-E13-lim-X000 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| N231 | Notification of change of applicant | ||
| PN2301 | Change of applicant |
St.27 status event code: A-3-3-R10-R13-asn-PN2301 St.27 status event code: A-3-3-R10-R11-asn-PN2301 |
|
| R17-X000 | Change to representative recorded |
St.27 status event code: A-3-3-R10-R17-oth-X000 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 4 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 5 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 6 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 7 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20100224 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 9 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
St.27 status event code: A-4-4-U10-U13-oth-PC1903 Not in force date: 20110305 Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE |
|
| PC1903 | Unpaid annual fee |
St.27 status event code: N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date: 20110305 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |