KR100382017B1 - 고속 사이클 ｒａｍ 및 그 데이터 판독 방법 - Google Patents

고속 사이클 ｒａｍ 및 그 데이터 판독 방법 Download PDF

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Abstract

랜덤 액세스 타임과 랜덤 사이클 타임을 고속화하기 위한 로우 액세스 커맨드와 컬럼 액세스 커맨드를 1개의 패킷으로서 연속하는 2클럭 사이클에서 FCRAM에 제공한다. 이 때, 판독/기입의 정의를 제1 커맨드로 행하고, 또한 메모리셀 어레이의 디코드 어드레스도 제1 커맨드로 받아들인다. 또한, 메모리셀 어레이의 디코드 어드레스를 제1 커맨드로 받아들이는 데에 있어서, 종래의 SDR/DDR-SDRAM의 커맨드 컨트롤 핀을 어드레스 핀으로 전용한다.

Description

고속 사이클 ＲＡＭ 및 그 데이터 판독 방법{FAST CYCLE ＲＡＭ AND DATA READING METHOD THEREOF}
본 발명은 반도체 기억 장치 및 그 데이터 판독 방법에 관한 것으로, 더욱 자세하게는 메모리셀 어레이로부터의 랜덤한 데이터의 판독과 기입을 클럭 신호에 동기하여 고속으로 행하는 기능을 갖는 고속 사이클(Fast Cycle) 싱크로너스 DRAM(SDR-FCRAM), 또한 그 2배의 데이터 전송 레이트를 실현하는 더블 데이터 레이트 싱크로너스 DRAM(DDR-FCRAM)의 데이터 판독 방식에 관한 것이다.
DRAM의 데이터 액세스를 SRAM과 같이 고속화하고, 높은 클럭 주파수(사이클 타임 tCK)에 의한 높은 데이터 대역 폭(단위 시간당의 데이터 바이트수)을 얻기 위해서, 싱크로너스 DRAM(SDRAM)이 발안되고, 이미 4M이나 16M DRAM 세대보다 앞서 실용화되어 있다.
최근에는 이 SDRAM을 더욱 고속화하기 위해서, 클럭 신호의 상승 에지와 하강 에지의 양방향으로 동기시킴으로써, 종래보다 2배의 데이터 전송 레이트로 동작하는 더블 데이터 레이트 SDRAM이 제안되어 제품화가 진행되고 있다.
그런데, 데이터 전송 레이트를 고속화하기 위해서 데이터 대역 폭의 향상이 진행되는 한편, 메모리 코어에 있어서의 셀 데이터의 랜덤 액세스, 즉 로우(row)가 변화된 다른 로우 어드레스(row address)에 대한 데이터 액세스의 고속화가 곤란하였다. 왜냐하면, DRAM 특유의 파괴 판독과 증폭 동작, 또한 다음의 메모리 코어의 액세스에 앞서는 프리차지 동작에 일정한 시간(코어 레이턴시로 칭한다)을 필요로 하기 때문에, 메모리 코어의 사이클 타임(랜덤 사이클 타임=tRC)을 대폭 고속화할 수 없기 때문이다.
이 문제를 해결하기 위해서, 메모리 코어의 액세스나 프리차지 동작도 파이프라인화하고, 종래의 DRAM의 랜덤 사이클 타임을 1/2 이하로 단축한 소위 고속 사이클 RAM(FCRAM)이 제안되고, 종래 SRAM이 이용되어 온 런 스위치(LAN switch)나 라우터 등의 랜덤 데이터를 고속으로 전송하는 네트워크의 분야를 중심으로 그 제품화가 시작되고 있다.
상기 FCRAM에 있어서의 데이터 판독 기본 시스템에 관해서는, 예를 들면 일본국 특허 출원 H09-145406, H09-215047 및 H09-332739를 기초 출원으로 하는 국제 출원, 국제 공개 번호 WO98/56004(후지오카외)에 기재되어 있다.
본 발명은 상기 국제 출원에 있어서 정의되어 있는 FCRAM의 데이터 판독 동작에 개량을 가하고자 하는 것으로, 로우 액세스 명령과 컬럼 액세스 명령의 제공하는 방법에 관한 개량이다.
우선, 상기 국제 출원에 개시된 FCRAM에 있어서의 데이터 판독의 기본 시스템과 그 동작에 관해서 도 1 내지 도 5에 의해 간단하게 설명한다. 여기서, 도 1 내지 도 3은 각각 국제 공개 번호 WO98/56004의 도 4 내지 도 6에 상당하는 것이다.
도 1은 FCRAM에 있어서의 랜덤 사이클 타임 tRC의 고속화의 원리도이고, 로우계의 파이프라인 동작을 나타내고 있다. 도 2는 상기 파이프라인 동작을 실현하기 위한 내부 동작의 상세한 타이밍차트이다. 또한, 도 3은 셀프 프리차지에 의한 로우 액세스의 고속화를 나타내는 타이밍차트이다. 도 4는 FCRAM에서 정의된 판독시의 커맨드 입력 방법의 예를 나타내고 있다. 도 5는 상기 국제 출원에 기재된 데이터 판독 방식에 의한 커맨드의 상태도이다.
또, 도 2와 도 3에 있어서, WL은 워드선의 전위, BL, BL은 비트선쌍의 전위, SAE는 비트선 감지 증폭기의 인에이블 신호, CSL은 컬럼 어드레스에 따라서 선택되어 비트선 감지 증폭기에 의해서 증폭된 비트선쌍 BL, BL의 데이터를 주변 데이터 버스에 전송하는 신호(컬럼 선택선의 전위), EQL은 비트선쌍의 프리차지 및 이퀄라이즈 신호, ACT는 로우 액세스 커맨드, RD는 컬럼 액세스 커맨드이다.
또한, 도 4에 있어서, BA0∼BA3은 뱅크 어드레스(bank address), A0∼A10은 어드레스(address), UA는 상부 어드레스(upper address), LA0∼LA9는 하부 어드레스(lower address)이고, 이들 하부 어드레스 LA0∼LA9 중 LA1과 LA0은 버스트 어드레스(burst address)이다.
또한, 도 5에 있어서, DESL은 디셀렉트(deselect), POWER DOWN은 파워 다운, MODE REGISTER는 모드 레지스터, WRITE는 기입, IDLE는 50%의 가산기 래치, READ는 판독, AUTO-REFRESH는 오토 리프레시, SELF-REFRESH는 셀프 리프레시, PDEN은 파워 다운 커맨드, PDEX는 파워 다운 해제 커맨드, MRS는 모드 레지스터 세트 커맨드, ACT는 로우 액세스 커맨드(제1 커맨드), RD는 판독의 컬럼 액세스 커맨드(제2 커맨드), REF는 오토 리프레시 커맨드, WR은 기입의 컬럼 액세스 커맨드, SELF는 셀프 리프레시 커맨드, SELFX는 셀프 리프레시 해제 커맨드이다.
메모리셀 어레이로부터의 랜덤한 데이터 판독의 고속화를 도모하기 위해서는 도 1에 도시되어 있는 바와 같이,
(1) 커맨드 디코더와 주변 회로 동작,
(2) 감지 증폭기 동작,
(3)데이터 출력 동작,
의 3스테이지를 파이프라인화하는 것이 생각된다. 이 때, DRAM에서는 스테이지 (2), 엄밀히 말하면, 도 2의 타이밍차트에 도시한 바와 같이 「워드선 선택 사이클」 +「감지 증폭기 구동 사이클」+「리세트 사이클」(감지 증폭기 사이클)에 가장 긴 시간이 필요하다. 이 시간을 최소로 하기 위해서는, 로우 어드레스를 디코드하여 선택된 워드선 WL에 접속된 메모리셀 MC로부터 판독된 데이터를 비트선 감지 증폭기 S/A에서 차동 증폭하고, 또한 리스토어 동작을 종료한 후, 종래의 SDRAM과 같이 복수의 컬럼 어드레스에 대하여 컬럼 선택선 CSL에 의해 컬럼 선택 게이트를 연속적으로 개방하여 버스트 액세스를 행하는 것은 아니라, 리스토어 동작을 종료한후, 필요한 버스트 길이분의 데이터를 SDRAM보다도 많은 여러개의 컬럼 선택 게이트를 한번에 개방함으로써 비트선 감지 증폭기 S/A로 판독하고, 즉시 감지 증폭기 동작(스테이지 (2))을 종료하여 데이터 출력 동작(스테이지 (3))을 행하면서, 리세트(프리차지) 사이클을 최단으로 행하는 것이 필요하다.
이러한 동작을 실현하기 위해서는 도 3의 타이밍차트에 도시한 바와 같은 동작이 필요하다. 이 도 3에 도시한 동작의 특징은 로우 액세스 커맨드 ATC와, 컬럼 액세스 커맨드 RD(이 경우 판독를 나타낸다)를 1개의 패킷으로서 FCRAM에 제공하는 것에 있다. 연속하는 클럭 입력 펄스에 각각 응답함으로써, 커맨드 간격이 최소가 되어 각각의 커맨드 사이클의 고속화에 유효하다. 로우 액세스 커맨드 ACT와 컬럼 액세스 커맨드 RD를 2개의 연속한 클럭으로 동기하여 받아들임으로써, 컬럼 액세스 커맨드 RD와 동시에 받아들이는 컬럼 어드레스 CAi를 보다 빠른 타이밍에서 받아들이는 것이 가능해지고, 컬럼 선택선 CSL을 빠르게 선택할 수 있다. 또한, 부차적인 효과로서, 컬럼 어드레스 CAi의 일부를 감지 증폭기 분할을 위한 어드레스로서 사용하는 것이 가능해지고, 종래의 DRAM에 비해 동작시키는 감지 증폭기수를 한정하기 때문에, 스테이지 (2)를 고속화하는 것에도 공헌한다.
상술한 판독 방식은 도 5에 도시한 바와 같이, 디셀렉트 상태(대기 상태)로부터 제1 커맨드 ACT의 입력에 의해서 로우 어드레스를 래치하고, 로우계의 주변 회로의 동작을 개시시킨다. 다음에, 제2 커맨드 RD(판독의 컬럼 액세스 커맨드) 또는 WR(기입의 컬럼 액세스 커맨드)에 의해서 컬럼 어드레스 CAi의 일부를 감지 증폭기의 디코드를 위한 로우 어드레스로 전환하고, 이것에 의해서 한정된 메모리코어의 액세스를 개시한다. 그리고, 액세스 종료 후에는 상기 디셀렉트 상태로 자동적으로 복귀한다.
그러나, 상술한 커맨드 방식에는 다음과 같은 문제점이 있다. 즉, 로우 액세스 커맨드 ACT는 커맨드의 디코드와 주변 회로의 동작을 개시하기 위해서만 제공되기 때문에, 상기 스테이지 (2), (3)의 동작은 1사이클 후의 컬럼 액세스 커맨드 RD(이 경우 판독)가 입력될 때까지는 개시할 수 없다. 이 때문에, 랜덤 사이클 타임 tRC는 로우 액세스 커맨드 ACT-ACT간, 혹은 컬럼 액세스 커맨드 RD-RD간에서 정의되기 때문에 문제없이 단축할 수 있지만, 로우 액세스 커맨드 ACT로부터의 데이터 액세스, 즉 랜덤 액세스 타임 tRAC는 반드시 1클럭 사이클 여분이 걸리게 된다.
이 때의 대책으로서, 상기 국제 출원에서는 로우 액세스 커맨드 ACT와 컬럼 액세스 커맨드 RD를 동시에 입력하는 방식을 제안하고 있다. 그러나, 이 대책은 커맨드의 디코드가 매우 복잡하게 되고 내부 회로의 논리 구성도 증가하기 때문에, 랜덤 액세스 타임 tRAC의 전반에 있어서 여분의 지연 시간을 발생시킬 가능성이 있다. 또한, 커맨드의 디코드를 복잡하게 하는 것은 그대로 디바이스의 입력 핀의 증가를 초래하는 경우가 많고, 패키지 사이즈의 증대, 나아가서는 비용의 증가를 초래한다고 하는 가능성이 있다.
상기한 바와 같이 종래의 반도체 기억 장치는 메모리셀 어레이로부터의 랜덤한 데이터 판독의 고속화를 도모하기 위해서, 로우 액세스 커맨드와, 컬럼 액세스 커맨드를 1개의 패킷으로서 제공하면, 로우 액세스 커맨드로부터의 데이터 액세스, 즉 랜덤 액세스 타임이 반드시 1클럭 사이클 여분이 걸린다.
이 문제를 해결하기 위해서, 로우 액세스 커맨드와 컬럼 액세스 커맨드를 동시에 입력하는 방식이 제안이 되고 있지만, 커맨드의 디코드가 복잡화되거나 내부 회로의 논리 구성이 증가하기 때문에, 랜덤 액세스 타임의 전반에 있어서 여분의 지연 시간을 발생시킬 가능성이 있다. 더구나, 디바이스의 입력 핀의 증가에 의한 패키지 사이즈의 증대나 비용의 증가를 초래할 우려도 있다.
따라서, 본 발명의 목적은 랜덤 액세스 타임을 저하시키지 않고, 메모리셀 어레이로부터의 랜덤한 데이터 판독의 고속화를 도모할 수 있는 반도체 기억 장치 및 그 데이터 판독 방법을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은 커맨드의 디코드의 복잡화나 내부 회로의 논리 구성의 증가를 억제하면서, 메모리셀 어레이로부터의 랜덤한 데이터 판독의 고속화를 도모할 수 있는 반도체 기억 장치 및 그 데이터 판독 방법을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은 핀 수의 증가나 패키지 사이즈의 증대에 의한 비용의 증가를 억제하면서, 메모리셀 어레이로부터의 랜덤한 데이터 판독의 고속화를 도모할 수 있는 반도체 기억 장치 및 그 데이터 판독 방법을 제공하는 것에 있다.
본 발명의 상술한 목적은 제1 및 제2 커맨드를 입력하고, 메모리셀 어레이로부터의 랜덤한 데이터의 판독과 기입을 클럭 신호에 동기하여 행하고, 연속하는 2개의 클럭 사이클에서 로우 액세스 커맨드와 데이터 판독을 위한 컬럼 액세스 커맨드가 1개의 패킷으로 제공되는 반도체 기억 장치에 있어서, 판독 커맨드와 기입 커맨드의 구별을 행하기 위한 신호가 입력되는 제1 핀과, 상부측 및 하부측의 디코드 어드레스가 공급되는 제2 핀과, 상기 제1 핀에 입력된 신호에 기초하는 판독 커맨드가 입력되는 것을 나타내는 신호 및 기입 커맨드가 입력된 것을 나타내는 신호가 각각 공급되는 컨트롤러와, 상기 컨트롤러의 출력 신호로 제어되어 상기 제1 커맨드로 판독이나 기입의 정의를 행함과 함께, 상기 제2 핀을 경유하여 메모리셀 어레이의 상부측의 디코드 어드레스가 받아들여져 제1 커맨드를 디코드하는 제1 커맨드 디코더와, 상기 컨트롤러의 출력 신호로 제어되고 제2 커맨드로 상기 컨트롤 핀을 경유하여 상기 메모리셀 어레이의 하부측의 디코드 어드레스가 받아들여져 하부측의 커맨드를 디코드하는 하부측 커맨드 디코더를 구비하는 반도체 기억 장치에 의해서 달성된다.
또한, 본 발명의 목적은 연속하는 2개의 클럭 사이클에서 로우 액세스 커맨드와 데이터 판독을 위한 컬럼 액세스 커맨드가 1개의 패킷으로 제공되는 반도체 기억 장치의 데이터 판독 방법에 있어서, 클럭 신호의 변화에 응답하여 제1 커맨드를 입력하여 판독이나 기입을 확정함과 함께, 상기 메모리셀 어레이에 있어서의 상부측의 디코드 어드레스를 받아들여 로우계의 주변 회로의 동작, 워드선의 선택 및 감지 증폭기의 구동을 행하는 제1 단계와, 상기 클럭 신호의 1클럭 사이클 후의 변화에 응답하여 제2 커맨드를 입력하여 상기 메모리셀 어레이에 있어서의 하부측의 디코드 어드레스를 받아들여 워드선의 선택 해제와 데이터 전송을 행하는 제2 단계를 구비하는 반도체 기억 장치의 데이터 판독 방법에 의해서 달성된다.
또한, 본 발명의 목적은 제1 및 제2 커맨드를 입력하고, 메모리셀 어레이로부터의 랜덤한 데이터의 판독과 기입을 클럭 신호에 동기하여 행하고, 연속하는 2개의 클럭 사이클에서 로우 액세스 커맨드와 데이터 판독을 위한 컬럼 액세스 커맨드가 1개의 패킷으로 제공되는 반도체 기억 장치의 데이터 판독 방법에 있어서, 상기 제1 커맨드로 판독이나 기입의 정의를 행함과 함께, 상기 메모리셀 어레이의 상부측의 디코드 어드레스를 받아들이는 단계와, 상기 제2 커맨드로 상기 메모리셀 어레이의 하부측의 디코드 어드레스를 받아들이는 단계를 구비하는 반도체 기억 장치의 데이터 판독 방법에 의해서 달성된다.
본 발명의 목적은 제1 및 제2 커맨드를 입력하고, 메모리셀 어레이로부터의 랜덤한 데이터의 판독과 기입을 클럭 신호에 동기하여 행하는 반도체 기억 장치의 데이터 판독 방법에 있어서, 대기 상태 다음의 제1 커맨드 입력에 있어서, 로우 어드레스를 받아들이는 단계와, 주변의 로우계 회로의 동작을 개시하는 로우 액세스 커맨드 대신에 판독 커맨드(Read with Auto-close)를 직접 제공하는 단계를 구비하는 반도체 기억 장치의 데이터 판독 방법에 의해서 달성된다.
또한, 본 발명의 목적은 제1 및 제2 커맨드를 입력하고, 메모리셀 어레이로부터의 랜덤한 데이터의 판독과 기입을 클럭 신호에 동기하여 행하는 반도체 기억 장치의 데이터 판독 방법에 있어서, 대기 상태 다음의 제1 커맨드 입력에 있어서, 로우 어드레스를 받아들이는 단계와, 주변의 로우계 회로의 동작을 개시하는 로우 액세스 커맨드 대신에 기입 커맨드(Write with Auto-close)를 직접 제공하는 단계를 구비하는 반도체 기억 장치의 데이터 판독 방법에 의해서 달성된다.
상기한 바와 같은 구성 및 방법에 따르면, 제1 커맨드로 판독이나 기입을 확정하기 때문에, 로우 어드레스의 수신과 동시에 주변 회로의 동작 개시뿐만 아니라 메모리 코어의 동작도 개시할 수 있고, 종래와 같이 제2 커맨드로부터 메모리 코어의 동작 개시를 판단하는 것보다도 랜덤 액세스의 개시가 빨라지고, 랜덤 액세스 타임이 자동적으로 1클럭 사이클 빨라진다.
또한, 제1 커맨드로 판독이나 기입이 확정되기 때문에, 제2 커맨드에서는 메모리셀 어레이에 있어서의 하부측의 디코드 어드레스를 받아들이는 것만으로 좋다. 따라서, 컬럼 선택선을 선택하여 데이터를 출력하는 과정이 종래보다도 빨라지고, 랜덤 액세스 타임의 고속화를 실현할 수 있고, 데이터를 조기에 주변으로 전송 종료함으로써, 워드선의 선택 해제로부터 비트선쌍의 프리차지의 앞당김 즉 랜덤 사이클 타임의 고속화도 실현할 수 있다.
더구나, 상기 메모리셀 어레이에 있어서의 상부측 및 하부측의 디코드 어드레스를 기존의 컨트롤 핀을 어드레스 핀에 전용하여 입력하면, 핀 수의 증가나 패키지 사이즈의 증대에 의한 비용의 증가를 억제하면서, 메모리셀 어레이로부터의 랜덤한 데이터 판독의 고속화를 도모할 수 있다. 이 컨트롤 핀으로서는 SDR-SDRAM 또는 DDR-SDRAM의 경우에는 기록 인에이블 핀과, 컬럼 어드레스 스트로브 핀이 적합하다.
또한, 게이팅 신호에 의해서 컬럼 선택선의 활성화를 제어하면, 사이클 타임이 짧은 경우에 안정된 감지 동작을 대기하고 나서 셀 데이터를 출력 핀으로 판독할 수 있다.
도 1은 종래의 반도체 기억 장치(FCRAM)에 있어서의 랜덤 사이클 타임의 고속화의 원리에 관해서 설명하기 위한 것으로, 로우계의 파이프라인 동작을 나타내는 모식도.
도 2는 도 1에 도시한 파이프라인 동작을 실현하기 위한 내부 동작의 상세한 타이밍차트.
도 3은 종래의 FCRAM에 있어서의 개량된 파이프라인 동작을 실현하기 위한 내부 동작의 상세한 타이밍차트.
도 4는 종래의 FCRAM에서 정의된 판독시의 커맨드 입력 방법의 예를 나타내는 다이어그램.
도 5는 종래의 FCRAM에 있어서의 커맨드의 상태도.
도 6은 본 발명의 실시예에 따른 반도체 기억 장치에 관해서 설명하기 위한 것으로, FCRAM의 커맨드의 상태도.
도 7a와 도 7b는 도 6에 도시한 커맨드의 기능에 관해서 설명하기 위한 다이어그램.
도 8은 FCRAM의 패키지의 핀 할당을 나타내는 상면도.
도 9는 커맨드 디코더의 동작을 제어하는 컨트롤러의 구체적인 구성예를 나타내는 회로도.
도 10은 상부측 커맨드 디코더의 구체적인 구성예를 나타내는 회로도.
도 11은 하부측 커맨드 디코더의 구체적인 구성예를 나타내는 회로도.
도 12는 도 9 내지 도 11에 도시한 컨트롤러 및 커맨드 디코더의 동작에 관해서 설명하기 위한 타이밍차트.
도 13a와 도 13b는 각각 본 발명의 실시예에 따른 반도체 기억 장치에 있어서의 메모리셀 어레이로부터의 랜덤한 데이터 판독 동작에 관해서 설명하기 위한 타이밍차트.
도 14는 사이클 타임에 따른 제1 커맨드(판독)에 있어서의 랜덤 액세스 타임의 정의 예를 나타내는 타이밍차트.
도 15a는 게이팅 신호 발생 회로의 구체적인 구성예를 나타내는 회로도.
도 15b는 게이팅 신호 발생 회로의 다른 구체적인 구성예를 나타내는 회로도.
도 15c는 컬럼 디코더의 구체적인 구성예를 나타내는 회로도.
도 16은 종래와 본 발명의 반도체 기억 장치의 종합적인 동작을 비교하여 설명하기 위한 것으로, 종래의 반도체 기억 장치의 랜덤한 데이터 판독 동작을 나타내는 타이밍차트.
도 17은 종래와 본 발명의 반도체 기억 장치의 종합적인 동작을 비교하여 설명하기 위한 것으로, 본 발명의 실시예에 따른 반도체 기억 장치의 랜덤한 데이터판독 동작을 나타내는 타이밍차트.
<도면의 주요 부분에 대한 부호의 설명>
41~45, 53~61, 75~77 : 인버터
46, 62~65 : NAND 게이트
47, 51, 52 : NOR 게이트
71 : P 채널형 MOS 트랜지스터
73 : N 채널형 MOS 트랜지스터
72 : 캐패시터
도 6, 도 7a와 도 7b는 각각 본 발명의 실시예에 따른 반도체 기억 장치에 관해서 설명하기 위한 것으로, 도 6은 FCRAM(SDR/DDR-SDRAM)의 커맨드의 상태도, 도 7a와 도 7b는 그 기능 테이블이다. 즉, 도 6에 도시한 바와 같이, 대기 상태(STANDBY) 다음의 제1 커맨드 입력에 있어서, 로우 어드레스를 받아들여 주변의 로우계 회로의 동작을 개시하는 종래의 로우 액세스 커맨드 ACT 대신에 판독 커맨드(Read with Auto-close) RDA 혹은 기입 커맨드(Write with Auto-close) WRA를 직접 제공한다. 도 7a와 7b에 도시한 기능 테이블로부터 분명해진 바와 같이, SDR/DDR-SDRAM에 설치되어 있는 칩 선택 핀 CS를 “L”레벨로 하였을 때에 커맨드 입력을 접수하고, 판독와 기입의 커맨드의 구별은 커맨드의 종류를 정의하는 FN핀이라는 핀을 추가하고 이 핀에 주어진 신호의 레벨에 의해 행한다. 이 예에서는, 판독이면 FN핀을 “H”레벨로 세트, 기입이면 “L”레벨로 세트한다.
또한, 종래의 SDR/DDR-SDRAM에서는 제2 커맨드로 제공되고 있던 감지 증폭기의 분할 디코드용의 로우 어드레스도 본 발명에서는 제1 커맨드로 제공할 수 있다. 단, SDR/DDR-SDRAM에서 이용하는 표준 패키지의 핀 수에 제한이 있기 때문에, 기존의 컨트롤 핀을 어드레스 핀으로서 전용하고 핀 수의 증가를 억제하고 있다. 이 예에서는, SDR/DDR-SDRAM에 있어서의 WE(기입 인에이블)핀과, CAS(컬럼 어드레스 스트로브)핀을 어드레스 핀 A13, A14핀으로서 전용하고 있다. 이에 따라, 감지 증폭기의 디코드를 증가시키고 활성화하는 감지 증폭기의 수를 한정한다고 하는 장점을 손상하지 않는다.
이 방식에 기초하는 FCRAM의 패키지의 핀 할당을 도 8에 도시한다. 이 예는 JEDEC(Joint Electron Device Engineering Council)에서 표준화된 66핀의 TSOP (Thin Small Out line Package) 패키지이고, 본래의 WE, CAS핀으로부터 동시에 제1 커맨드의 클럭의 상승 에지에 제공된 로우 어드레스 RA0-i(이미 로우/컬럼이라는 구별은 불필요하기 때문에, 도 8에서는 제1 커맨드로 받아들이는 어드레스를 상부 어드레스 UA, 제2 커맨드로 받아들이는 어드레스를 하부 어드레스 LA로 칭하고 있다)를 받아들이고, 제1 커맨드가 판독이면 이 로우 어드레스에 따라서 워드선 WL을 선택하고, 메모리셀 MC로부터의 데이터를 비트선쌍 BL, BL로 판독하고, 이것을 비트선 감지 증폭기 S/A에서 증폭한다. 제1 커맨드 입력에 의해서 여기까지의 동작이 완료된다. 또, 도 8에 있어서, WE와 CAS는 어드레스 입력에 의해서 변화한다. 또한, UDM과 LDM은 NC에 의해서 변화한다. RAS는 FN에 의해서 변화한다.
계속해서, 상기 판독 커맨드 RDA 또는 기입 커맨드 WRA의 입력으로부터 1클럭 사이클 후에, 제2 커맨드로서 하부 어드레스 래치(Lower Address Latch) 커맨드 LAL, 모드 레지스터 세트(Mode Register Set) 커맨드 MRS 및 오토 리프레시(Auto-Refresh) 커맨드 REF를 제공한다. 이 때, 제1 커맨드에 의해서 판독가 확정되어 있고, 후는 컬럼 어드레스를 제공하여 데이터를 출력할 뿐이기 때문에, 복잡한 커맨드 세트는 불필요하다.
도 6에서는 칩 선택 핀 CS를 “H”레벨로 세트하여 어드레스 핀으로부터 컬럼 어드레스 CA0-j(로우 어드레스 LA)를 받아들인 예를 나타냈다. 이것에 의해서, 제2 커맨드는 컬럼 어드레스를 받아들이는 것만으로 종료되고, 이것에 대응한 컬럼선택선 CSL을 선택하고 제1 커맨드로부터 비트선 감지 증폭기 S/A에서 증폭된 데이터를 MDQ선쌍에 전송하고, 재차 DQ 판독 버퍼 DQRB에서 증폭하고 마지막으로 출력 핀 DQ로부터 데이터를 출력한다.
상술한 바와 같은 동작을 실현하는 커맨드 디코더는, 예를 들면 도 9 내지 도 11에 도시한 바와 같이 컨트롤러, 제1 커맨드용의 디코더 및 제2 커맨드용의 디코더로 구성한다. 도 9는 커맨드 디코더의 동작을 제어하기 위한 컨트롤러의 구체적인 구성예를 나타내는 회로도이다. 도 10은 상부측의 커맨드 디코더, 도 11은 하부측의 커맨드 디코더의 구체적인 구성예를 나타내는 회로도이다.
도 9에 도시한 바와 같이, 컨트롤러는 클럭드 인버터(11∼16), 인버터(17∼27), NOR 게이트(28) 및 NAND 게이트(29∼32) 등으로 구성되어 있다. 외부 입력 클럭을 내부에서 버퍼링한 신호 CLKIN으로 제어되는 클럭드 인버터(11)의 입력단에는 외부 입력 CS를 내부에서 버퍼링한 신호 bCSIN이 공급된다. 이 클럭드 인버터(11)의 출력단에는 인버터(17)의 입력단이 접속되고, 인버터(17)의 출력단은 NOR 게이트(28) 및 NAND 게이트(29)의 한쪽의 입력단에 각각 접속된다. 이 NOR 게이트(28)의 출력단에는 인버터(18)의 입력단이 접속된다. 신호 CLKIN으로 제어되는 클럭드 인버터(12)의 출력단은 상기 인버터(17)의 입력단에 접속되고, 입력단은 상기 인버터(17)의 출력단에 접속된다.
또한, 인버터(19)의 입력단에는 신호 CLKIN이 공급되고, 이 인버터(17)의 출력단에는 상기 NOR 게이트(28)의 다른쪽의 입력단 및 인버터(20)의 입력단이 접속된다. 상기 인버터(20)의 출력단은 NAND 게이트(29)의 다른쪽의 입력단에 접속된다. 이 NAND 게이트(29)의 출력단에는 인버터(21)의 입력단이 접속되어 있다. 그리고, 상기 인버터(18)의 출력단으로부터 신호 bCSLTC가 출력되고, 상기 인버터(21)의 출력단으로부터 신호 NOPLTC가 출력되도록 되어 있다.
상기 NAND 게이트(30)의 입력단에는 각각 RDA 커맨드가 입력된 것을 나타내는 신호 bCOLACTRU 및 WRA 커맨드가 입력된 것을 나타내는 신호 bCOLACTWU가 공급된다. 이 NAND 게이트(30)의 출력단에는 신호 bCK(외부 입력 클럭을 내부에서 버퍼링한 신호 CLKIN의 반전 신호와 동등)로 제어되는 클럭드 인버터(13)의 입력단이 접속되어 있다. 상기 클럭드 인버터(13)의 출력단에는 인버터(22)의 입력단 및 신호 CK(외부 입력 클럭을 내부에서 버퍼링한 신호 CLKIN과 동등)로 제어되는 클럭드 인버터(14)의 출력단이 접속된다. 상기 인버터(22)의 출력단에는 신호 CK로 제어되는 클럭드 인버터(14, 15)의 입력단이 각각 접속된다. 상기 클럭드 인버터(15)의 출력단에는 인버터(23)의 입력단 및 신호 bCK로 제어되는 클럭드 인버터(16)의 출력단이 접속된다. 상기 인버터(23)의 출력단에는 인버터(23)의 입력단 및 클럭 인버터(16)의 입력단이 각각 접속된다. 상기 인버터(24)의 출력단에는 인버터(25)의 입력단이 접속되고, 이 인버터(25)의 출력단에는 인버터(26)의 입력단이 접속된다. 그리고, 인버터(26)의 출력단으로부터 신호 bACTUDSB가 출력되도록 되어 있다.
또한, 상기 NAND 게이트(31)의 한쪽의 입력단에는 신호 bCOLACTRU가 공급되고, 다른쪽의 입력단에는 NAND 게이트(32)의 출력단이 접속된다. 이 NAND 게이트(32)의 한쪽의 입력단에는 신호 bCOLACTWU가 공급되고, 다른쪽의 입력단에는상기 NAND 게이트(32)의 출력단이 접속된다. 그리고, 상기 NAND 게이트(31)의 출력단으로부터 신호 FCREAD가 출력되고, 입력단이 상기 NAND 게이트(31)의 출력단에 접속된 인버터(27)의 출력단으로부터 신호 PCWRITE가 출력된다.
도 10에 도시한 바와 같이, 상부측의 커맨드 디코더는 인버터(41∼45), NAND 게이트(46) 및 NOR 게이트(47) 등으로 구성되어 있다. 인버터(41, 42)의 입력단에는 각각 외부 입력 CAS(FN)를 내부에서 버퍼링하고, 반클럭 래치한 신호 bCSLTC 및 외부 입력 RAS(FN)를 내부에서 버퍼링하고, 반클럭 래치한 신호 bRASLTC가 각각 공급된다. NAND 게이트(46)의 제1 입력단에는 상기 인버터(41)의 출력단이 접속되고, 제2 입력단에는 상기 인버터(42)의 출력단이 접속되고, 제3 입력단에는 상기 컨트롤러로부터의 신호 bACTUDSB가 공급된다. 이 NAND 게이트(46)의 출력단에는 인버터(43)의 입력단이 접속되고, 인버터(43)의 출력단에는 인버터(44)의 입력단이 접속된다. 상기 NOR 게이트(47)의 제1 입력단에는 상기 컨트롤러로부터의 신호 bACTUDSB가 공급되고, 제2 입력단에는 인버터(42)의 출력단이 접속되고, 제3 입력단에는 상기 신호 bCSLTC가 공급된다. 이 NOR 게이트(47)의 출력단에는 인버터(45)의 입력단이 접속된다. 그리고, 상기 인버터(44)의 출력단으로부터 출력되는 신호 bCOLACTWU가 컨트롤러에 공급되고, 상기 인버터(45)의 출력단으로부터 출력되는 신호 bCOLACTRU가 컨트롤러에 공급된다. 또, 도 10에 도시한 회로에서는 랜덤 액세스 타임 tRAC를 고속화하기 위해서, 각 신호를 NOR 게이트(47)로 수신함으로써 단수를 삭감하고 있다.
한편, 하부측의 커맨드 디코더는 도 11에 도시한 바와 같이, NOR 게이트(51,52), 인버터(53∼61) 및 NAND 게이트(62∼65) 등으로 구성되어 있다. NOR 게이트(51)의 입력단에는 컨트롤러로부터 출력되는 신호 bACTUDSB 및 신호 PCWRITE가 공급된다. 또한, NOR 게이트(52)의 입력단에는 컨트롤러로부터 출력되는 신호 bACTUDSB 및 신호 PCREAD가 공급된다. NAND 게이트(62)의 한쪽의 입력단에는 상기 컨트롤러로부터 출력되는 신호 NOPLTC가 공급되고, 다른쪽의 입력단에는 상기 NOR 게이트(51)의 출력단이 접속된다. NAND 게이트(63)의 한쪽의 입력단에는 상기 컨트롤러로부터 출력되는 신호 NOPLTC가 공급되고, 다른쪽의 입력단에는 상기 NOR 게이트(52)의 출력단이 접속된다. NAND 게이트(64)의 한쪽의 입력단에는 인버터(53)의 출력단이 접속되고, 다른쪽의 입력단에는 상기 NOR 게이트(51)의 출력단이 접속된다. NAND 게이트(65)의 한쪽의 입력단에는 인버터(53)의 출력단이 접속되고, 다른쪽의 입력단에는 상기 NOR 게이트(52)의 출력단이 접속된다. 상기 각 NAND 게이트(62∼65)의 출력단에는 인버터(54∼57)의 입력단이 각각 접속된다. 이들 인버터(54∼57)의 출력단에는 인버터(58∼61)의 입력단이 각각 접속된다. 그리고, 상기 인버터(58)의 출력단으로부터 판독 커맨드 RDA 다음의 클럭 사이클에서 하부 어드레스 래치 커맨드 LAL이 입력된 것을 나타내는 신호 bCOLACTR, 상기 인버터(59)의 출력단으로부터 기입 커맨드 WRA 다음의 클럭 사이클에서 커맨드 LAL이 입력된 것을 나타내는 신호 bCOLACTW, 상기 인버터(60)의 출력단으로부터 커맨드 RDA 다음의 클럭 사이클에서 커맨드 MRS가 입력된 것을 나타내는 신호 bMSET, 상기 인버터(61)의 출력단으로부터 커맨드 WRA 다음의 클럭 사이클에서 커맨드 REF가 입력된 것을 나타내는 신호 bREFR이 각각 출력되도록 되어 있다.
다음에, 상기한 바와 같은 구성에 있어서, 도 12의 타이밍차트에 의해 동작을 설명한다. 우선, 제1 커맨드 입력에서는 CS핀의 전위 VBCS와 RAS핀의 전위 VBRAS의 상태에 따라서 신호 bCSLTC와 신호 bRASLTC가 천이하고, 신호 bCOLACTWU 혹은 신호 bCOLACTRU(도 12에서는 전자)가 “L”레벨이 된다. 이 때, 컨트롤러 내의 신호 FCWRITE가 신호 FCREAD 중 대응하는 측이 “H”레벨로 된다. 또한, 제1 커맨드가 입력되고 나서의 클럭 신호의 하강으로부터 신호 bACTUDSB가 1클럭 사이클만큼 “L”레벨로 되어 다음의 제2 커맨드를 접수 가능하게 한다. 또한, 신호 NOPLTC는 클럭 신호의 상승의 타이밍에서 신호 bCSIN이 “H”레벨, 즉 NOP(No Operation)인 것을 검지하는 신호이고, 도 12의 타이밍차트에 도시한 바와 같이 제2 커맨드 입력에서 커맨드 LAL이 입력된 경우에는 신호 NOPLTC가 “H”레벨이 되고, 또한 신호 bACTUDSB가 “L”레벨, 신호 FC WRITE가 “H”레벨(=RCREAD가 “L”레벨)의 3개의 조건에서 신호 bCOLACTW가, 또한 신호 FCREAD가 “H”레벨이면 신호 bCOLACTR가 각각“L”레벨로 되고, 판독/기입 별로 커맨드 LAL이 입력된 것을 검지할 수 있다. 또한, 제2 커맨드 입력에서 커맨드 REF 혹은 커맨드 MRS(이들의 차이는 제1 커맨드가 커맨드 WRA나 커맨드 RDA에 의한다)가 입력된 경우에는 신호 bCSLTC가 “L”레벨로 되고, 또한 신호 bACTUDSB가 “L”레벨, 또한 FCREAD/FCWRITE의 상태에 따라서 신호 bREFR과 신호 bMSET가 “L”레벨이 된다. 또한, 동시에 이 경우에는 칩 선택 핀 CS가 “L”레벨이기 때문에 제1 커맨드용의 커맨드 디코더가 동작하지 않도록, 신호 bACTUDSB를 입력하여 동작을 정지시키고 있다.
상기한 바와 같은 구성에 따르면, 하기 (A), (B)와 같은 효과가 얻어진다.
(A) 제1 커맨드로 판독/기입을 확정하기 때문에, 로우 어드레스의 수신과 동시에, 주변 회로의 동작 개시뿐만 아니라 메모리 코어의 동작도 개시할 수 있고, 종래와 같이 제2 커맨드로부터 메모리 코어의 동작 개시를 판단하는 것보다도 랜덤 액세스 개시가 빨라져 랜덤 액세스 타임 tRAC가 자동적으로 1사이클 빨라진다.
(B) 제1 커맨드로 판독/기입이 확정되기 때문에, 제2 커맨드로서는 하부 어드레스 LA를 받아들이는 것만으로 좋다. 따라서, 컬럼 선택선 CSL을 선택하여 데이터를 출력하는 과정은 종래보다도 빨라지고, 랜덤 액세스 타임 tRAC의 고속화와, 데이터를 조기에 주변으로 전송 종료함으로써, 워드선 WL의 리세트로부터 비트선 BL의 프리차지의 앞당김 즉 랜덤 사이클 타임 tRC의 고속화의 양방을 실현할 수 있다.
또, 도 6에서는 제2 커맨드에는 칩 선택 핀 CS가 “H”레벨에서 하부 어드레스 LA를 래치하는 것 외에, 칩 선택 핀 CS를 “L”레벨로 한 경우에는 종래의 SDR/DDR-SDRAM에 있는 모드 레지스터 세트 커맨드 MRS와, 오토 리프레시 사이클 커맨드 REF가 정의되어 있다. 이들은 본 발명에는 직접 관계가 없기 때문에, 상세한 설명은 생략한다.
상술한 일련의 동작은 사이클 타임 tCK에 의존하여 크게 2개로 구별된다. 1개는 사이클 타임 tCK가 비교적 긴 경우이다. 만일, 제1 커맨드가 판독이고, 상부 어드레스 UA에 따라서 워드선 WL을 선택하고 메모리셀 MC로부터의 데이터를 비트선쌍 BL, BL로 판독하고, 이것을 비트선 감지 증폭기 S/A에서 증폭하기까지의 일정시간 Tsense보다도 사이클 타임 tCK가 충분히 긴 경우(Tsense<tCK)에는, 도 13a에 도시한 바와 같이 컬럼 선택선 CSL의 상승이 일정 시간 Tsense보다도 후에 이루어지기 때문에, 비트선쌍 BL, BL의 데이터는 MDQ선쌍에 데이터를 전송하는 데 충분한 양이고 특별한 문제는 없다.
한편, 사이클 타임 tCK가 짧아지면, 도 13b에 도시한 바와 같이 Tsensc보다도 사이클 타임 tCK가 짧은 경우(Tsense>tCK)가 되는 경우가 셍긴다. 이 경우, 비트선 감지 증폭기 S/A에 의한 메모리셀의 데이터의 증폭은 불충분하고, 제2 커맨드의 입력으로부터 컬럼 선택선 CSL을 즉시 선택하면 MDQ선쌍과의 급속한 용량 분할이 행해지고, 최악의 경우에는 셀 데이터가 파괴될 가능성이 있다. 그래서, 내부에 있어서, 사이클 타임 tCK가 짧은 경우, 일정 시간 Tsense만큼 대기하고 나서 컬럼 선택선 CSL을 상승시키는 소위 게이팅(gating) 신호를 설치하고, 컬럼 선택선 CSL의 타이밍을 실질적으로 후로 시프트하고, 비트선 감지 증폭기에 의한 셀 데이터의 증폭 시간을 확보하고 있다.
도 14는 사이클 타임 tCK에 따른 제1 커맨드(판독)에 있어서의 랜덤 액세스 타임 tRAC의 정의 예를 나타내고 있다. 이 예에서는, 사이클 타임 tCK=7.5㎱(133 ㎒)에 있어서 랜덤 액세스 타임 tRAC가 최단(3클럭=22.5㎱)이 되도록 설정되어 있고, 게이팅 신호 CENB는 제1 커맨드로부터 약 10㎱, 제2 커맨드로부터 약 2.5㎱ 후에 인에이블이 되도록 설정되어 있다. 상기 시간 Tsense에는 대개 12.5㎱를 요하고, 제2 커맨드의 클럭 에지와 게이팅 신호 CENB의 상승을 수신하여 컬럼 선택선 CSL이 상승하고, 이후는 상기한 동작에 기초하여 데이터를 출력한다.
도 15a와 도 15b는 각각 상기 게이팅 신호 CENB를 발생하는 회로의 구체적인 구성예를 나타내고, 도 15c는 컬럼 디코더의 구체적인 구성예를 나타내고 있다. 도 15a는 RC 지연 회로를 이용한 게이팅 신호 발생 회로이고, P채널형 MOS 트랜지스터(71), 저항(72), N채널형 MOS 트랜지스터(73), 캐패시터(74) 및 인버터(75, 76, 77) 등으로 구성되어 있다. 상기 MOS 트랜지스터(71)의 전류 통로, 저항(72) 및 MOS 트랜지스터(73)의 전류 통로는 전원과 접지점간에 직렬 접속된다. 상기 MOS 트랜지스터(71, 73)의 게이트에는 비트선 감지 증폭기의 동작을 인에이블로 하는 신호(감지 증폭기 인에이블 신호) SAE가 공급된다. 상기 캐패시터(72)의 한쪽의 전극은 상기 MOS 트랜지스터(71)와 저항(72)과의 접속점에 접속되고, 다른쪽의 전극은 접지된다. 상기 인버터(75)의 입력단은 상기 MOS 트랜지스터(71)와 저항(72)과의 접속점에 접속되고, 출력단은 인버터(76)의 입력단에 접속된다. 상기 인버터(76)의 출력단에는 인버터(77)의 입력단이 접속되고, 이 인버터(77)의 출력단으로부터 게이팅 신호 CENB를 출력한다.
또한, 도 15b에 도시한 게이팅 신호 발생 회로는 t단(짝수단) 세로 접속 접속된 인버터(81, 82, …, 8t)로 구성되고, 최종단의 인버터(8t)로부터 게이팅 신호 CENB를 출력하도록 되어 있다.
컬럼 디코더는 도 15c에 도시한 바와 같이, NAND 게이트(91)와 인버터(92)로 구성되어 있다. 상기 NAND 게이트(91)의 입력단에는 컬럼 어드레스 신호 CAi (LAi), CAj(LAj), …, CAz(LAz) 및 상기 도 15a 또는 도 15b에 도시한 게이팅 신호 발생 회로로부터 출력되는 게이팅 발생 신호 CENB가 공급된다. 이 NAND 게이트(91)의 출력 신호는 인버터(92)에 공급되고, 이 인버터(92)의 출력단으로부터 컬럼 선택 신호 CSLn이 출력되도록 되어 있다.
상기한 바와 같은 구성에 있어서, 제1 커맨드 입력으로부터 메모리 코어 액세스의 동작이 행해지고, 워드선의 선택 후, 비트선 감지 증폭기의 동작을 인에이블로 하는 신호(감지 증폭기 인에이블 신호) SAE가 상승한다. 이 감지 증폭기 인에이블 신호 SAE의 상승으로부터 비트선 감지 동작에 상당하는 시간 지연되어 게이팅 신호 CENB가 “H”레벨로 된다. 제2 커맨드로부터 개시되는 컬럼 선택선 CSL의 크리티컬 패스의 도중, 예를 들면 도 15a 내지 도 15c에 도시한 예에서는 컬럼 디코더에 게이팅 신호 CENB를 공급하여 그 동작을 제어하고 있다. 이와 같이, 게이팅 신호 CENB와 제2 커맨드 입력 후의 클럭 에지와의 논리곱(AND)에 의해서 컬럼 선택선 CSL을 상승시킴으로써, 사이클 타임 tCK가 짧은 경우에 안정된 감지 동작을 대기하고 나서 셀 데이터를 출력 핀으로 판독하고, 사이클 타임 tCK가 긴 경우에는 단순하게 제2 커맨드의 클럭 에지로부터 컬럼 선택선 CSL을 상승시키고, 데이터를 출력하도록 할 수 있다.
이에 따라, 앞의 국제 출원과 같이 로우 액세스 커맨드 ACT로부터의 데이터 액세스, 즉 랜덤 액세스 타임 tRAC는 반드시 1클럭 사이클 여분이 걸리지 않는다. 더구나, 로우 액세스 커맨드 ACT와 컬럼 액세스 커맨드 RD를 동시에 입력하는 경우에 생기는 커맨드 디코드가 매우 복잡하게 되는 것에 의한 내부 회로의 논리의 증가도 없고, 디바이스의 입력 핀의 증가도 없다. 또한, 랜덤 액세스 타임 tRAC의 전반에 있어서 걱정되는 여분의 지연 시간도 없다. 또한, 커맨드를 복잡화하는 것은 없기 때문에, 패키지 사이즈의 증대, 나아가서는 비용의 증가를 초래하는 일도 없어진다.
도 16과 도 17에는 종래의 방식과 본 발명의 방식을 종합적으로 비교한 타이밍차트를 나타낸다. 도 16은 종래의 방식이고, 클럭 신호의 상승에 동기하여 로우 액세스 커맨드 ACT와 상부 어드레스 UA를 입력하여 로우계의 주변 회로를 동작시키고, 다음의 클럭 신호의 상승에 동기하여 컬럼 액세스 커맨드 RD와 로우 어드레스 LA를 입력하여 워드선 WL의 선택과 감지 증폭기의 구동을 행하고, 그 후, 리세트와 데이터 전송을 행하고 있다.
이것에 대하여, 도 17에 도시한 본 발명의 방식에서는 클럭 신호의 상승에 동기하여 판독 커맨드 RDA(혹은 기입 커맨드 WRA)와 상부 어드레스 UA를 입력하여 로우계의 주변 회로의 동작, 워드선 선택 및 감지 증폭기의 구동을 행하고, 다음의 클럭 신호의 상승에 동기하여 로우 어드레스 LA를 입력하여 리세트와 데이터 전송을 행하고 있다.
상기 도 16과 도 17의 타이밍차트를 비교하면 분명해지는 바와 같이, 본 발명에 따르면, 랜덤 액세스 타임 tRAC를 저하시키지 않고 메모리셀 어레이로부터의 랜덤한 데이터 판독의 고속화를 도모할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 랜덤 액세스 타임을 저하시키지 않고 메모리셀 어레이로부터 랜덤한 데이터 판독의 고속화를 도모할 수 있는 반도체 기억 장치 및 그 데이터 판독 방법이 얻어진다.
또한, 커맨드 디코드의 복잡화나 내부 회로의 논리 구성의 증가를 억제하면서, 메모리셀 어레이로부터의 랜덤한 데이터 판독의 고속화를 도모할 수 있는 반도체 기억 장치가 얻어진다.
또한, 핀 수의 증가나 패키지 사이즈의 증대에 의한 비용의 증가를 억제하면서, 메모리셀 어레이로부터의 랜덤한 데이터 판독의 고속화를 도모할 수 있는 반도체 기억 장치가 얻어진다.

Claims (14)

  1. 제1 및 제2 커맨드를 입력하고, 메모리셀 어레이로부터의 랜덤한 데이터의 판독과 기입을 클럭 신호에 동기하여 행하고, 연속하는 2개의 클럭 사이클에서 로우 액세스 커맨드와 데이터 판독을 위한 컬럼 액세스 커맨드가 1개의 패킷으로 제공되는 반도체 기억 장치에 있어서,
    판독 커맨드와 기입 커맨드의 구별을 행하기 위한 신호가 입력되는 제1 핀,
    상부측 및 하부측의 디코드 어드레스가 공급되는 제2 핀,
    상기 제1 핀에 입력된 신호에 기초하는 판독 커맨드가 입력된 것을 나타내는 신호 및 기입 커맨드가 입력된 것을 나타내는 신호가 각각 공급되는 컨트롤러,
    상기 컨트롤러의 출력 신호에 의해 제어되어 상기 제1 커맨드로 판독이나 기입의 정의를 행함과 함께, 상기 제2 핀을 경유하여 메모리셀 어레이의 상부측의 디코드 어드레스가 받아들여져 제1 커맨드를 디코드하는 제1 커맨드 디코더, 및
    상기 컨트롤러의 출력 신호에 의해 제어되고, 제2 커맨드로 상기 컨트롤 핀을 경유하여 상기 메모리셀 어레이의 하부측의 디코드 어드레스가 받아들여져 하부측의 커맨드를 디코드하는 하부측 커맨드 디코더를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제2 핀은 기존의 핀과 공용되는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 기존의 핀은 SDR-SDRAM 또는 DDR-SDRAM에 있어서의 기입 인에이블 핀과, 컬럼 어드레스 스트로브 핀인 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 메모리셀 어레이로부터 랜덤하게 판독한 데이터의 증폭에 요구되는 최저의 시간이 상기 제2 커맨드가 제공되어 컬럼 선택선이 선택되기까지의 시간보다 늦어지도록, 상기 컬럼 선택선의 활성화를 제어하는 게이팅 신호를 발생하는 게이팅 신호 발생 회로를 더 포함하는 반도체 기억 장치.
  5. 제4항에 있어서,
    컬럼 어드레스 신호 및 상기 게이팅 신호 발생 회로로부터 출력되는 게이팅 신호가 공급되고, 상기 컬럼 선택선에 컬럼 선택 신호를 출력하는 컬럼 디코더를 더 포함하고, 상기 게이팅 신호에 의해 상기 컬럼 선택선의 활성화가 제어되는 반도체 기억 장치.
  6. 연속하는 2개의 클럭 사이클에서 로우 액세스 커맨드와 데이터 판독을 위한 컬럼 액세스 커맨드가 1개의 패킷으로 제공되는 반도체 기억 장치의 데이터 판독 방법에 있어서,
    클럭 신호의 변화에 응답하여 제1 커맨드를 입력하여 판독이나 기입을 확정함과 함께, 상기 메모리셀 어레이에 있어서의 상부측의 디코드 어드레스를 받아들여 로우계의 주변 회로의 동작, 워드선의 선택 및 감지 증폭기의 구동을 행하는 제1 단계와,
    상기 클럭 신호의 1클럭 사이클 후의 변화에 응답하여 제2 커맨드를 입력하는 상기 메모리셀 어레이에 있어서의 하부측의 디코드 어드레스를 받아들여 워드선의 선택 해제와 데이터 전송을 행하는 제2 단계
    를 포함하는 반도체 기억 장치의 데이터 판독 방법.
  7. 제6항에 있어서,
    상기 제1 단계는 상기 제1 커맨드로 판독이 지시되었을 때에 상기 상부측의 디코드 어드레스에 따라서 워드선을 선택하는 단계와, 상기 메모리셀 어레이로부터 판독한 데이터를 비트선쌍에 판독하는 단계와, 상기 비트선쌍에 판독한 데이터를 비트선 감지 증폭기에서 증폭하는 단계를 포함하는 반도체 기억 장치의 데이터 판독 방법.
  8. 제7항에 있어서,
    상기 제2 단계는 상기 워드선의 선택을 해제하는 단계와, 상기 비트선 감지 증폭기에서 증폭된 데이터를 MDQ선 쌍에 전송하는 단계와, 상기 MDQ선 쌍 상의 데이터를 DQ 판독 버퍼로 증폭하는 단계와, 상기 DQ 판독 버퍼로 증폭한 데이터를 출력 핀으로부터 출력하는 단계를 포함하는 반도체 기억 장치의 데이터 판독 방법.
  9. 제1 및 제2 커맨드를 입력하고, 메모리셀 어레이로부터의 랜덤한 데이터의 판독과 기입을 클럭 신호에 동기하여 행하고, 연속하는 2개의 클럭 사이클에서 로우 액세스 커맨드와 데이터 판독을 위한 컬럼 액세스 커맨드가 1개의 패킷으로 제공되는 반도체 기억 장치의 데이터 판독 방법에 있어서,
    상기 제1 커맨드로 판독이나 기입의 정의를 행함과 함께, 상기 메모리셀 어레이의 상부측의 디코드 어드레스를 받아들이는 단계와,
    상기 제2 커맨드로 상기 메모리셀 어레이의 하부측의 디코드 어드레스를 받아들이는 단계
    를 포함하는 반도체 기억 장치의 데이터 판독 방법.
  10. 제9항에 있어서,
    상기 메모리셀 어레이의 상부측 및 하부측의 디코드 어드레스를 기존의 컨트롤 핀을 어드레스 핀으로 전용하여 입력하는 반도체 기억 장치의 데이터 판독 방법.
  11. 제10항에 있어서,
    상기 기존의 컨트롤 핀은 SDR-SDRAM 또는 DDR-SDRAM에 있어서의 기록 인에이블 핀과, 컬럼 어드레스 스트로브 핀인 반도체 기억 장치의 데이터 판독 방법.
  12. 제10항에 있어서,
    상기 메모리셀 어레이로부터 랜덤하게 판독한 데이터의 증폭에 요구되는 최저의 시간과 상기 제2 커맨드가 제공되어 컬럼 선택선이 선택되기까지의 시간을 비교하는 단계와, 컬럼 선택선이 선택되기까지의 시간이 데이터의 증폭에 요구되는 최저의 시간보다 빠를 때에 상기 컬럼 선택선의 활성화를 늦추는 단계를 더 포함하는 반도체 기억 장치의 데이터 판독 방법.
  13. 제1 및 제2 커맨드를 입력하고, 메모리셀 어레이로부터의 랜덤한 데이터의 판독과 기입을 클럭 신호에 동기하여 행하는 반도체 기억 장치의 데이터 판독 방법에 있어서,
    대기 상태 다음의 제1 커맨드 입력에 있어서 로우 어드레스를 받아들이는 단계와,
    주변의 로우계 회로의 동작을 개시하는 로우 액세스 커맨드 대신에 판독 커맨드(Read with Auto-close)를 직접 제공하는 단계
    를 포함하는 반도체 기억 장치의 데이터 판독 방법.
  14. 제1 및 제2 커맨드를 입력하고, 메모리셀 어레이로부터의 랜덤한 데이터의 판독과 기입을 클럭 신호에 동기하여 행하는 반도체 기억 장치의 데이터 판독 방법 에 있어서,
    대기 상태 다음의 제1 커맨드 입력에 있어서 로우 어드레스를 받아들이는 단계와,
    주변의 로우계 회로의 동작을 개시하는 로우 액세스 커맨드 대신에 기입 커맨드(Write with Auto-close)를 직접 제공하는 단계
    를 포함하는 반도체 기억 장치의 데이터 판독 방법.
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