KR100433112B1

KR100433112B1 - 착탈가능한조건부액세스모듈들을종속접속하는방법,소정의시퀀스삽입회로및종속접속방법의수행을위한시퀀스검출회로

Info

Publication number: KR100433112B1
Application number: KR1019960049369A
Authority: KR
Inventors: 데 비토 마리오
Original assignee: 똥송 멀티메디아 에스. 에이.
Priority date: 1995-10-31
Filing date: 1996-10-29
Publication date: 2004-08-25
Anticipated expiration: 2016-10-29
Also published as: MX9604442A; US6396850B1; CN1085462C; CN1154035A; FR2740636A1; MY116684A; FR2740636B1; DE69620708T2; KR970025120A; ZA968477B; DE69620708D1; JPH09200267A; JP2007135230A; JP4611967B2; EP0772361B1; JP4338790B2; EP0772361A1

Abstract

본 발명은 소정의 시퀀스를 삽입하는 회로 및 상기 시퀀스를 검출하는 회로뿐만 아니라 착탈 가능한 조건부 액세스 모듈을 종속 접속하는 방법에 관한 것이다. 각각의 모듈이 소정의 길이의 스페이스에 의해 떨어진 고정 길이의 패킷에 의해 형성된 데이타 스트림을 가진 경우에, 상기 방법은 패킷(P2, P3, P4)의 유용한 내용과 인터페이스되지 않는 일정한 소정의 시퀀스로 상기 인터패킷 스페이스(G1, G2, G3)를 채우는 단계로 되어 있고, 상기 시퀀스는 이 데이타 스트림만을 이용하여 패킷 클럭(PC)을 재발생하는데 이용된다. 본 발명은 유료 TV에 응용될 수 있다.

Description

착탈 가능한 조건부 액세스 모듈들을 종속 접속하는 방법, 소정의 시퀀스 삽입 회로 및 종속 접속 방법의 수행을 위한 시퀀스 검출 회로

본 발명은 착탈 가능한 조건부 액세스 모듈들을 종속 접속하는 종속 접속 방법에 관한 것이다. 또한, 본 발명은 상기 종속 접속 방법에서 설명되는 소정의 시퀀스를 삽입하는 회로, 및 상기 시퀀스를 검출하는 회로에 관한 것이다.

디지탈 유료 텔레비젼 분야에서, 시중에서 현재 판매되고 있는 디코더는 도1에 개략적으로 도시된 바와 같이, 입력 회로(1), 또는 특히 복조기로 구성된 "전단부(front end)", 디스크램블러(3)에 연결된 디멀티플렉서(2), 특히 제어 워드(CW)를 공급하기 위해 상기 디스크램블러(3)에 접속된 마이크로프로세서(4), 상기 디멀티플렉서의 출력에 접속된 비디오 회로(5) 및 오디오 회로(6)를 포함하고 있다. 프로그램에 대한 액세스를 허락하는 데이타를 특히 포함하고 있는 칩 카드(7)가 기존의 방법으로 상기 디코더의 마이크로프로세서(4)에 접속되어 있다. 상기 디코더는 상당한 양의 프로그램을 포함할 수 있는 "다중화" 신호를 자신의 입력 단자로 수신하며, 이때 상기 프로그램의 일부는 클리어(clear) 상태이고, 다른 일부는 스크램블된 상태이다. 비디오 신호가 입력 회로(1)에 입력되며, 이 입력 회로(1)는 데이타 스트림(TS), 즉 "전송스트림"을 출력측에서 복원할 수 있으며, 여기서 데이타 스트림은 고정 길이의 인터패킷 스페이스(interpacket space)에 의해 분리된 고정 길이의 패킷들로 구성되어 있고, 각각의 패킷은 패킷 클럭(PC)에 의해 검출된다. 상기 디멀티플렉서, 디스크램블러, 마이크로프로세서 및 칩 카드의 역할은 특히 사용자가 액세스할 권리를 가진 선택 프로그램에 속해 있는 상기 스크램블된 패킷을 디스크램블하는 것이다. 현재 스크램블된 프로그램을 전송하고자 하는 서비스 제공자들은 자신들의 디코더의 특성 및 특히 자신들의 액세스 제어 시스템의 특성을 정의하고 있다. 조건부 액세스 서브시스템의 이들 특정한 요소나 비밀 사항들은 그 시스템의 규격화를 방해하게 된다.

이들 단점을 제거하고 장래의 표준 디지털 텔레비젼 수신 시스템의 제조를 가능하게 하기 위하여, 칩 카드 포맷 또는 PCMCIA 포맷의 착탈 가능 모듈 내의 조건부 액세스 서브시스템을 격리시키는 기술이 제안되어 왔다. 이 경우에, 각종의 착탈 가능 모듈들이 단일의 디코더에 접속될 수 있다. 전체적인 데이타 흐름은 상기 디코더의 입력 회로의 출력측에서 얻어짐과 아울러, 종속 접속된 각각의 모듈들을 연속적으로 통과한다. 각각의 모듈은 관련 스크램블된 패킷을 디스크램블하는 것을 가능하게 한다. 따라서, 상기 선택 프로그램에 이용되는 조건부 액세스 정보가 상기 모듈에 의해 인식되면 그리고 사용자가 상기 선택 프로그램을 액세스할 권리를 가지면, 상대적인 위치가 유지된 채로 데이타 흐름의 대응하는 패킷이 디스크램블된다. 상기 종류의 디코더는 도 2에 개략적으로 도시되어 있다. 이 디코더는 고주파 신호(S)를 수신하고, 데이타 스트림(TS0), 즉 "전송스트림" 과 패킷 클럭(PCL)을 얻기 위해 상기 고주파 신호를 복조하며, 그리고 착탈 가능한 제1모듈(A)의 입력에 상기 고주파 신호를 전송하는 입력 회로(1')를 포함하고 있다. 또한, 각각의 착탈 가능 모듈은 디스크램블러(3') 및 마이크로프로세서(4')에 접속된 디멀티플렉서(2')를 포함하고 있다. 이 모듈은 마이크로컴퓨팅 분야에 존재하는 포맷과 같은 칩 카드 포맷 내에 또는 PCMCIA 모듈의 포맷일 수 있다. 상기 회로에 의해 부분적으로 디스크램블 가능한 데이타 스트림(TS1)은 인터페이스(5')측에 나타낸 바와 같이 전용 출력을 통해 스트림에 대해 시간적으로 모듈 오프셋을남겨두게 된다. 다음에, 착탈 가능한 제2모듈(B)의 전용 출력측으로 전송되며, 이때 착탈 가능 모듈들의 수에 따라 동일한 처리 등이 행해지고, 이 착탈 가능 모듈은 상기 디코더에 접속될 수 있다. 마지막 모듈로부터 출력된 데이타 스트림(TS2)은 기존의 방법으로 오디오 회로(8')와 비디오 회로(7')에 접속된 상기 디코더의 디멀티플렉서(6')의 입력측으로 전송된다. 또한, 상기 디코더는 각각 착탈 가능 모듈에 배치된 각각의 마이크로프로세서(4')에 그리고 상기 멀티플렉서(6')에 접속된 마이크로프로세서(9')를 포함하고 있다. 앞서 언급한 바와 같이, 한 모듈의 출력측의 데이타 스트림은 입력측의 데이타 스트림에 대해 시간적으로 오프셋되어 있으며, 따라서 현재 사용되고 있는 디코더의 경우에서와 마찬가지로, 데이타가 구해지도록 하는 클럭을 가질 필요가 있다. 또한, 상기 데이타 스트림은 고정 길이의 스페이스에 의해 서로 분리된 고정 길이 비트 패킷으로 분할된다. 이 경우에, 패킷 클럭(PC0)은 패킷의 시작과 끝을 지시하기 위해 상기 데이타 스트림과 연계되어 있다. 일반적으로,상기 패킷 클럭은 상기 착탈 가능 모듈에 이용된다. 따라서, 유럽에서 제안된 공통 인터페이스는 입력되는 패킷 클럭(PC0-PC1) 및 출력되는 패킷 클럭(PC1-PC2)을 제공하며, 이를 위해 도 2에 도시된 바와 같이, 두 전용 인터페이스 핀이 필요하며, 이 기술은 규격화 과정의 DVB 제안에 대응된다. 미국에서 제안된 착탈 가능 모듈은 이 모듈의 입력측에 패킷 클럭을 제공하고 있지만, 출력측에는 어떠한 패킷 클럭도 제공하지 않고 있다. 이 제안에 의해 인터페이스 핀을 줄일 수 있더라도, 이 착탈 가능 모듈은, 통과하는 데이타 스트림의 패킷에 주어진 지연에 관한 정보를 상기 디코더에 그리고 다른 모듈에 제공하여, 기준 패킷 클럭의 정확한 오프셋을 통해 재입력되는 데이타 스트림의 패킷 클럭이 상기 디코더 및 착탈 가능 모듈에 의해 재구성될 수 있도록 해야 한다는 단점을 가지고 있다.

본 발명의 목적은 각 모듈에서 그리고 디코더에서 패킷 클럭을 얻기 위해, 모듈/디코더 인터페이스에 전용 핀을 사용하지 않도록 할 수 있는 방법을 제안함으로써 상기 단점을 극복하는데 있다.

본 발명의 목적은 패킷 클럭 신호에 의지하지 않고 착탈 가능한 조건부 액세스 모듈을 종속 접속하는 방법을 제공하는데 있으며, 이때 각각의 모듈은 고정 길이의 스페이스에 의해 분리된 고정 길이의 패킷에 의해 형성된 데이타 스트림을 가지고 있고, 인터패킷 스페이스는 패킷의 유용한 내용과 간섭을 일으키지 않는 소정의 시퀀스로 채워져 있고, 상기 시퀀스는 패킷 클럭을 재발생하는데 이용되는 것을 특징으로 하고 있다.

바람직한 실시예에 따라, 상기 소정의 시퀀스는 증가 또는 감소하는 2진 데이타열로 구성되어 있다. 상기 소정의 시퀀스는 모든 패킷들의 시작에 위치된, 결정된 동일 값의 데이타 아이템에 의해 연속되는 것이 바람직하다.

본 발명의 다른 목적은 상기 디코더의 입력 회로의 출력측에 위치하는 상기 소정의 시퀀스를 삽입하는 삽입 회로를 제공하는 데 있다. 이 삽입 회로는 원래의 데이타 스트림을 제1입력측에서 수신하고 상기 소정의 시퀀스를 발생하는 수단으로부터 입력되는 소정의 시퀀스의 데이타를 제2입력측에서 수신하는 멀티플렉서를 포함하며, 상기 패킷 검출기의 시작 및 패킷 검출기의 끝은 상기 제1입력 또는 제2입력이 선택되게 한다.

본 발명의 또 다른 목적은 상기 모듈 및 디코더에 위치한 소정의 시퀀스를 검출하는 검출 회로를 제공하는데 있다. 이 검출 회로는,

- 각각의 패킷들사이에 소정의 시퀀스를 포함하는 데이타 스트림을 제1입력측에서 수신하고 상기 소정의 시퀀스의 데이타를 제2입력측에서 수신하는 비교기;

- 상기 소정의 시퀀스의 데이타를 발생하는 수단으로서, 상기 비교기가 불일치를 검출할 때 상기 소정의 시퀀스의 제1데이타 아이템을 전송하기 위해 그리고 상기 비교기가 일치를 검출할 때 상기 소정의 시퀀스의 다음 데이타 아이템을 전송하기 위해 상기 비교기의 출력에 의해 주소 지정되는 상기 수단; 및

- 패킷의 길이와 대응되는 펄스를 발생하는 수단으로서, 상기 소정의 시퀀스의 마지막 데이타 아이템의 검출에 의해 활성화되는 상기 수단을 포함하고 있다.

본 발명의 다른 특징 및 이점들은 바람직한 실시예의 설명으로부터 명백해지며, 이러한 설명은 첨부 도면을 참조한다.

도1은 종래 기술에 따른 디코더의 블록도.

도2는 종래 기술에 따라 착탈 가능 모듈이 제공되어 있는 디코더의 블록도.

도3은 본 발명에 따라 착탈 가능 모듈이 제공되어 있는 디코더의 블록도.

도4는 본 발명에 따른 삽입 회로도.

도5는 상기 삽입 회로의 동작을 설명하는 타이밍도.

도6은 본 발명에 따른 검출 회로도.

도7은 상기 검출 회로의 동작을 설명하는 타이밍도.

※ 도면의 주요부분에 대한 부호의 설명

1' : 입력 회로 6' : 디멀티플렉서

10' : 삽입 회로 100 : 멀티플렉서

101 : 패킷 검출기 102 : 카운터

103 : 테이블

설명의 간단화를 위해, 도면에서 동일한 구성 요소에 대해서는 동일한 도면 부호가 부여되어 있다.

본 발명에 따라, 디코더와 착탈 가능 모듈 사이에 인터페이스에서의 패킷 클럭(PC0) 전용의 적어도 1개 핀의 이용을 회피하기 위해, 미국이나 유럽에서 현재 정의된 시스템에 있어서 데이타 스트림(TS)은 고정 길이 패킷으로 분리되며, 이들 패킷은 고정 길이로 구성된 인터패킷 스페이스에 의해 분리된다. 따라서, 본 발명은 고정 길이의 상기 인터패킷 스페이스를 소정의 시퀀스로 채우는 것으로 구성되어 있다. 이 시퀀스는 일정하며, 상기 패킷의 유용한 내용과 간섭을 일으키지 않는다. 이것은 패킷 클럭을 재발생하는데 이용된다. 상기 소정의 시퀀스는 증가 또는 감소하는 2진 데이타열로 이루어지는 것이 바람직하다. 상기 시퀀스는 이들 패킷의 시작에 위치된, 정의된 동일값의 데이타 아이템에 의해 연속될 수 있다.

일예로, MPEG2 시스템 규격을 기초로 설명된 유럽의 DVB 규격의 경우에는, 데이타 스트림이 128 비트(16 옥텟(octet))의 스페이스에 의해 서로 분리된 1504 비트(188 옥텟)의 패킷으로 분리되어 있다. 이들 16 옥텟들이 0에서 15까지를 범위로 하는 연속된 열로 채워지면, 패킷의 시작은 0에서 15까지의 범위 내에서 증가하는 값을 연속적으로 취하는 16 옥텟 열에 의해 인식된다. 동기화 오류를 검출할 확률은 5.10⁺³⁷이다. 이 확률은 데이타 스트림의 일련의 동일 길이와 부분적으로 합병될 수 있다는 가정 하에 계산된다. 더구나, MPEG2 시스템에 의해 정의된 데이타 스트림은 동기화에 이용되는 패킷의 시작에 일정한 옥텟을 가지고 있다. 본 발명의 또 다른 특징에 따라, 이 옥텟은 오류 검출의 확률을 더 줄이기 위해 상기 소정의 시퀀스의 끝에 포함될 수도 있다. 지금까지, 증가하는 옥텟열로 구성되어 있는 소정의 시퀀스의 이용에 대해 설명하였다. 보다 단조롭게 증가 또는 감소하는 시퀀스가 이용 가능하다는 것은 당업자에게는 명백한 사실이다.

이제, 상기 방법을 구현하기 위해 도2의 디코더에 대해 행해진 수정예에 대해 설명한다. 이 경우에, 상기 디코더의 입력측의 고주파 신호(S)는 도 2의 것과동일한 입력 회로(1')쪽으로 전송된다. 이 입력 회로(1')의 출력측에서, 상기 데이타 스트림(TS0)과 패킷 클럭(PC0)은 기존의 방법으로 얻어진다. 본 발명에 따라, 상기 데이타 스트림(TS0)과 상기 패킷 클럭(PC0)은 이하에서 보다 상세히 설명되는 소정의 시퀀스를 삽입하는 삽입 회로(10)측으로 전송된다. 각각의 패킷 사이에 상기 소정의 시퀀스를 포함하는 데이타 스트림(TS0')이 출력측에서 얻어진다. 이 데이타 스트림(TS0')은 상기 인터페이스(5')의 전용 핀을 통해 상기 제1착탈 가능 모듈(A)측으로 전송된다. 이 제1모듈(A)에서, 도 2의 실시예에서와 동일한 기능을 가진 디멀티플렉서(2'), 디스크램블러(3'), 및 마이크로프로세서(4')에 의해 행해지는 동작을 수행하는데 필요한 패킷 클럭을 얻기 위해, 상기 데이타 스트림은 상기 소정의 시퀀스로 상기 검출 회로(1 1')에 의해 처리된다. 이들 기능은 본 발명의 일부분을 형성하지 않으며, 따라서 보다 상세하게는 설명하지 않는다. 일단 처리되면, 상기 새로운 데이타 스트림(TS1)은 구조가 제1착탈 가능 모듈(A)과 동일한 제2착탈 가능 모듈(B)의 입력측으로 인터페이스의 전용 출력측을 통해 전송된다. 상기 데이타 스트림(TS1)은 모듈(A)에서와 유사한 처리가 모듈(B)에서 행해진다. 다음에, 상기 새로운 데이타 스트림(TS2)은 두 착탈 가능 모듈을 나타낸 실시예의 디코더쪽으로 전송된다. 다음에, 상기 데이타 스트림(TS2)은 디멀티플렉서(6')측으로 전송되는 패킷 클럭(PC2)을 검색하기 위해 상기 탈착 가능한 모듈의 시퀀스와 동일한 소정의 시퀀스로 디멀티플렉서(6')의 입력측으로 그리고 검출 회로(11')의 입력측으로 전송된다. 다른 회로들, 즉 비디오 회로(7'), 오디오 회로(8') 및 마이크로프로세서(9')는 도 2의 디코더의 회로와 동일하며 그리고 동일한 방법으로 기능한다.

이제, 도 4 및 도 5를 참조하여, 상기 소정의 시퀀스를 삽입하는 삽입 회로(10')의 일실시예에 대하여 설명한다. 도 4에 도시된 바와 같이, 상기 회로는 원래의 데이타 스트림(TS0)의 옥텟을 입력(A)측에서 수신하는 멀티플렉서(100)를 포함하고 있다. 이 멀티플렉서는 상기 소정의 시퀀스의 옥텟을 다른 입력(B)측에서 수신한다. 입력(A)측으로부터 입력(B)측으로의 통과 또는 그 역방향의 통과는 패킷 클럭(PC0)을 입력으로서 수신하는 패킷 경계 검출 회로(101)로부터 얻어진 선택 펄스(A/B)에 의해 결정된다. 소정의 시퀀스의 옥텟은 서로 다른 방법으로 얻어질 수 있다. 따라서, 도 4에 도시된 실시예에서, 상기 회로는 클럭(CB) 또는 옥텟 클럭의 속도로 1에서 16까지 카운트하는 카운터(102)를 포함하고 있다. 각각의 클럭 펄스에 의해, 상기 카운터(102)는 패킷의 서로 다른 값을 포함하는 테이블(103)에 상기 시퀀스 내의 옥텟의 수와 대응되는 데이타 아이템을 전송하며, 상기 펄스 선택(A/B)은 논리 0이고, 상기 멀티플렉서(100)의 입력(A)은 원래의 데이타 스트림(TS0)의 옥텟이 통과할 수 있도록 선택된다. 이 방법으로, 데이타 스트림(TS0')이 소정의 시퀀스의 삽입에 의해 상기 멀티플렉서의 출력측에서 얻어진다. 이제, 도 6 및 도 7을 참조하여, 상기 소정의 시퀀스를 검출하는 회로(11')의 일실시예에 대해 설명한다. 그러므로, 상기 회로는 TS0, TS1, TS2와 같은 소정의 시퀀스로 제공되는 데이타 스트림의 옥텟을 입력(A)측에서 수신하고 상기 소정의 시퀀스를 정의하는 회로로부터 입력되는 상기 소정의 시퀀스의 옥텟을 입력(B)측에서 수신하는 비교기(110)를 포함하고 있다. 도 6의 실시예에서, 이 회로는 옥텟 클럭 주파수로 카운트를 행하는 카운터(111)로 구성되어 있다. 이는 옥텟 클럭(CB)이 상기 카운터(111)의 "클럭" 입력에 인가되기 때문이다. 더욱이, 상기 카운터는 A=B일 때 상기 비교기의 출력을 입력(1)에서 수신하고, A≠B일 때 상기 비교기의 출력을 리세트 입력측에서 수신한다. 상기 카운터의 출력은 상기 소정의 시퀀스의 옥텟의 값을 포함하는 테이블(112)에 주소로서 전송된다. 상기 카운터로부터 입력되는 옥텟수와 대응되는 소정의 시퀀스의 옥텟은 상기 비교기(110)의 입력(B)측으로 전송된다. 상기 카운터는 값 16을 초과하면 펄스 발생기(113)의 "시작" 입력측으로 펄스 N>16을 전송하며, 이때 상기 펄스 발생기는 실제로는 188 옥텟의 길이를 가지고 있는 단안정 멀티바이브레이터로 구성되며, 상기 펄스 발생기는 자신의 출력측에서 패킷 클럭(PC)을 제공하게 된다.

이제, 도 7의 타이밍도에 의해 상기 회로의 동작이 보다 잘 이해되게 된다. 이 도면에서, BS는 소정의 시퀀스로 제공된 데이타 스트림(TS0', TS1, TS2)과 대응된다. 상기 시스템이 시작되면 상기 카운터는 1로 세트된다. 상기 데이타 스트림으로부터의 현재 옥텟은 등급이 상기 카운터에 의해 주어지는 소정의 시퀀스의 옥텟과 비교된다. A≠B이면, 상기 카운터는 1로 리세트되고, A=B이면 상기 카운트는 인크리멘트된다. 상기 카운터는 값 17에 도달하면 도 7에서 N>16으로 나타낸 펄스를 전송하며, 이 펄스는 도 7에 PC로 나타낸 단안정 멀티바이브레이터(113)를 트리거시킨다. 그러나, 상기 단안정 멀티바이브레이터가 제로로 리세트될 수 없고 그리고 도시된 실시예에서 그 펄스가 1 패킷과 대응되는 지속 기간, 즉 188 옥텟 클럭 사이클(CB)을 가지고 있으므로, 소정의 시퀀스의 어떠한 다른 검출도 상기발생기(113)를 재트리거할 수 없다. 도 7에 도시된 바와 같이, 오류 시퀀스(FS)는 펄스 N >16을 트리거하지만, 이 펄스는 패킷 클럭(PC)에 영향을 미치지 않는다.

상기 시퀀스를 삽입하는 삽입 회로에 대해 언급한 바와 같이, 상기 소정의 시퀀스를 발생하는 회로가 수정 가능함은 당업자에게 명백한 사실이다. 상기 카운터로부터 출력된 값은 어떠한 종류의 메모리에 의해 생성될 수 있는 테이블의 주소를 지정하는 또 다른 수단의 소정의 시퀀스의 옥텟 값으로 이용될 수 있다.

또한, 본 발명의 방법은 고정 길이의 스페이스에 의해 분리되어 있는 고정길이의 패킷에 의해 형성된 멀티플렉스를 처리하는 기능을 가진 어떠한 모듈에도 적용될 수 있다.

Claims

착탈 가능한 조건부 액세스 모듈들을 종속 접속하는 방법으로서, 각각의 모듈은 고정 길이의 스페이스에 의해 분리된 고정 길이의 패킷들에 의해 형성된 데이타 스트림이 상기 모듈을 통과하게 하는, 상기 착탈 가능한 조건부 액세스 모듈들을 종속 접속하는 방법에 있어서,

인터패킷 스페이스가 상기 패킷들의 유용한 내용과 간섭을 일으키지 않는 일정한 소정의 시퀀스로 채워지며,

상기 시퀀스는 상기 데이타 스트림만을 사용하여 패킷 클럭을 재발생하는데 사용되는 것을 특징으로 하는 착탈 가능한 조건부 액세스 모듈들을 종속 접속하는 방법.
제1항에 있어서,

상기 소정의 시퀀스는 증가 또는 감소하는 2진 데이타 열로 구성된 것을 특징으로 하는 착탈 가능한 조건부 액세스 모듈들을 종속 접속하는 방법.
제2항에 있어서,

상기 소정의 시퀀스는 모든 패킷들의 시작에 위치된, 정의된 동일값의 데이타 아이템에 의해 연속되는 것을 특징으로 하는 착탈 가능한 조건부 액세스 모듈들을 종속 접속하는 방법.
제1항 내지 제3항 중 어느 한 항에 따른 방법을 수행하기 위해 소정의 시퀀스를 삽입하는 시퀀스 삽입 회로에 있어서,

원래의 데이타 스트림(TS0)을 제1입력측에서, 상기 소정의 시퀀스를 발생하는 수단(102,103)으로부터 입력되는 상기 소정의 시퀀스의 데이타를 제2입력측에서 수신하는 멀티플렉서(100)를 포함하며,

패킷 검출기(101)의 패킷의 시작과 끝은 제1입력 또는 제2입력이 선택되게 하는 것을 특징으로 하는 시퀀스 삽입 회로.
제4항에 있어서,

상기 소정의 시퀀스를 발생하는 수단은 연속된 주소들에 상기 소정의 시퀀스의 다른 데이타를 포함하는 메모리(103)로 구성되며,

상기 주소들은 각각의 옥텟(octet) 클럭 사이클로 인크리멘트되고, 패킷의 각각의 끝에서 시작 주소로 재전송되는 것을 특징으로 하는 시퀀스 삽입 회로.
제5항에 있어서,

카운터(102)에 의해 수행되는 상기 메모리의 주소 지정은 각각의 패킷 클럭 사이클에서 1만큼 인크리멘트되고 패킷의 각각의 끝에서 1로 리세트되는 것을 특징으로 하는 시퀀스 삽입 회로.
제4항에 있어서,

상기 소정의 시퀀스를 발생하는 수단은 패킷의 각각의 끝에서 소정의 시퀀스의 초기값으로 리세트되고 각각의 옥텟 클럭사이클에서 1만큼 인크리멘트되는 카운터로 구성된 것을 특징으로 하는 시퀀스 삽입 회로.
제1항 내지 제3항 중 어느 한 항에 따른 방법을 수행하기 위해 소정의 시퀀스를 검출하는 시퀀스 검출 회로에 있어서,

각각의 패킷 사이에 소정의 시퀀스를 포함하는 데이타 스트림을 제1입력측에서 수신하고, 상기 소정의 시퀀스의 데이타를 제2입력측에서 수신하는 비교기(110);

상기 소정의 시퀀스의 데이타를 발생하는 수단(111,112)으로서, 상기 비교기가 불일치를 검출할 때 상기 소정의 시퀀스의 제1데이타 아이템을 전송하기 위해, 상기 비교기가 일치를 검출할 때에는 상기 소정의 시퀀스의 다음 데이타 아이템을 전송하기 위해, 상기 비교기의 출력에 의해 주소 지정되는 상기 수단(111,112); 및

패킷의 길이에 대응되는 펄스를 발생하는 수단(113)으로서, 상기 소정의 시퀀스에서의 마지막 데이타 아이템의 검출에 의해 활성화되는 상기 수단(113)을 포함하는 것을 특징으로 하는 시퀀스 검출 회로.
제8항에 있어서,

상기 소정의 시퀀스의 데이타를 발생하는 수단은 상기 소정의 시퀀스의 각종데이타를 연속된 주소들에 포함하는 테이블(112)로 구성되며,

상기 테이블의 주소 지정은 상기 비교기(110)가 불일치를 검출할 때마다 제1 주소로 설정되고 상기 비교기가 일치를 검출할 때마다 인크리멘트 또는 디크리멘트되며,

상기 테이블은 상기 테이블의 모든 주소가 스캐닝된 때 펄스(N > 16)를 전송하는 수단(111)에 연계되는 것을 특징으로 하는 시퀀스 검출 회로.
제9항에 있어서,

상기 주소 지정은 상기 비교기가 불일치를 검출할 때마다 초기 주소에서 1로 리세트되고 상기 비교기가 일치를 검출할 때마다 인크리멘트 또는 디크리멘트되는 카운터(111)에 의해 수행되며,

상기 비교기의 출력은 상기 테이블(112)을 주소 지정하며,

상기 카운터는 한계값들의 범위 내에서 인크리멘트 또는 디크리멘트되고 상기 범위(N > 16)의 끝에서 펄스를 전송하는 것을 특징으로 하는 시퀀스 검출 회로.
제10항에 있어서,

상기 소정의 시퀀스의 데이타를 발생하는 수단은 상기 소정의 시퀀스의 옥텟의 값들을 출력측에서 직접 제공하는 카운터로 구성된 것을 특징으로 하는 시퀀스 검출 회로.
제8항에 있어서,

상기 패킷의 길이에 대응되는 펄스를 발생하는 수단(113)은 제로로 리세트될 수 없는 단안정 멀티바이브레이터로 구성된 것을 특징으로 하는 시퀀스 검출 회로.
고정 길이의 스페이스에 의해 분리된 고정 길이의 패킷들에 의해 형성된 멀티플렉스를 처리하는 기능을 가진 모듈을 종속 접속하는 방법에 있어서,

인터패킷 스페이스가 상기 패킷들의 유용한 내용과 간섭을 일으키지 않는 일정한 소정의 시퀀스로 채워지며,

상기 시퀀스는 패킷 클럭을 재발생하는데 사용되는 것을 특징으로 하는 모듈 종속 접속 방법.