KR100477601B1 - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

플라즈마 디스플레이 패널의 구동방법 Download PDF

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Abstract

본 발명은 콘트라스트를 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널의 구동방법은 나란하게 배치된 주사/서스테인전극 및 공통서스테인전극, 상기 공통서스테인전극과 서로 다른 전압원 사이에 접속된 다수의 스위치소자를 구비하며, 초기화기간, 어드레스기간 및 서스테인기간으로 나뉘어 구동되는 플라즈마 디스플레이 패널의 구동방법에 있어서, 상기 초기화기간의 셋업기간 동안 상기 주사/서스테인전극에 소정의 제 1 전압으로부터 상승하는 상승 램프파형을 공급하는 단계와; 상기 상승 램프파형이 공급될 때 상기 주사/서스테인전극과 상기 공통서스테인전극들 간에 방전이 일어나는 것을 방지하기 위하여 상기 스위치소자를 턴-오프시켜 상기 공통서스테인전극을 플로팅시키는 단계를 포함한다.

Description

플라즈마 디스플레이 패널의 구동방법{DRIVING METHOD OF PLASMA DISPLAY PANEL}
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로 특히, 콘트라스트를 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선이 형광체를 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사/서스테인전극(30Y) 및 공통서스테인전극(30Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 주사/서스테인전극(30Y)과 공통서스테인전극(30Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다.
투명전극(12Y,12Y)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 주사/서스테인전극(30Y)과 공통서스테인전극(30Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(20X)은 주사/서스테인전극(30Y) 및 공통서스테인전극(30Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 초기화기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다.
여기서, 초기화기간은 상승램프파형이 공급되는 셋업기간과 하강램프파형이 공급되는 셋다운 기간으로 다수 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1내지SF8) 각각은 전술한 바와 같이, 초기화기간, 어드레스기간과 서스테인기간으로 나누어지게 된다. 각 서브필드의 초기화기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다.
도 3에 있어서, Y는 주사/서스테인전극을 나타내며, Z는 공통서스테인전극을 나타낸다. 그리고 X는 어드레스전극을 나타낸다.
도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다.
초기화기간에 있어서, 셋업기간에는 모든 주사/서스테인전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 주사/서스테인전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성 스캔펄스(scan)가 주사/서스테인극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 공통서스테인전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.
서스테인기간에는 주사/서스테인전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거 램프파형(erase)이 공통서스테인전극(Z)에 공급되어 셀 내의 벽전하를 소거시키게 된다.
그런데 종래의 PDP는 초기화기간에 발생되는 빛에 의하여 콘트라스트(Contrast)가 저하되는 문제점이 있다. 이를 상세히 하면, 초기화기간에 공급되는 상승 램프파형(Ramp-up)에 의해 주사/서스테인전극(Y)과 공통서스테인전극(Z) 및 주사/서스테인전극(Y)과 어드레스전극(X) 사이에는 방전이 일어나고 그 결과, 도 4와 같이 주사/서스테인전극(Y)에 부극성의 벽전하가 형성되며 공통서스테인전극(Z)에 정극성의 벽전하가 형성된다.
여기서, 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이의 방전은 실험한 결과, 주사/서스테인전극(Y)과 어드레스전극(X) 사이의 방전보다 더 낮은 전압에서 일어나게 된다. 이렇게 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에서 일어나는 방전은 관찰자 쪽으로 진행하는 빛의 방출량이 주사/서스테인전극(Y)과 어드레스전극(X) 사이의 방전에 의해 발생되는 빛의 방출량보다 많게 된다. 이 때문에 비표시기간인 초기화기간에 빛의 방출량이 높아지게 되므로 콘트라스트 특성이 그 만큼 저하된다. 한편, 하강 램프파형(Ramp-down)이 공급되면 과도하고 불균형하게 형성된 불요 벽전하가 소거되어 셀 내의 벽전하는 일정량으로 줄어들게 된다.
따라서, 본 발명의 목적은 콘트라스트를 향상시킬 수 있도록 한 PDP의 구동방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 PDP의 구동방법은 나란하게 배치된 주사/서스테인전극 및 공통서스테인전극, 상기 공통서스테인전극과 서로 다른 전압원 사이에 접속된 다수의 스위치소자를 구비하며, 초기화기간, 어드레스기간 및 서스테인기간으로 나뉘어 구동되는 PDP의 구동방법에 있어서, 상기 초기화기간의 셋업기간 동안 상기 주사/서스테인전극에 소정의 제 1 전압으로부터 상승하는 상승 램프파형을 공급하는 단계와; 상기 상승 램프파형이 공급될 때 상기 주사/서스테인전극과 상기 공통서스테인전극들 간에 방전이 일어나는 것을 방지하기 위하여 상기 스위치소자를 턴-오프시켜 상기 공통서스테인전극을 플로팅시키는 단계를 포함한다. 상기 공통서스테인전극은 상기 셋업기간의 후반부에 플로팅된다. 상기 PDP의 구동방법은 상기 주사/서스테인전극에 상기 상승 램프파형이 상기 제 1 전압보다 높은 제 2 전압까지 상승한 후 상기 제 2 전압을 유지하게 하는 단계를 더 포함한다. 상기 PDP의 구동방법은 상기 주사/서스테인전극이 제 2 전압을 유지하는 동안 상기 스위치소자를 턴-오프시켜 상기 공통서스테인전극을 플로팅시키는 단계를 더 포함한다.
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상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 5 내지 도 7을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 5는 본 발명의 제 1 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 5를 참조하면, 본 발명의 제 1 실시예에 따른 PDP의 구동방법은 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스기간, 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다.
초기화기간에 있어서, 셋업기간에는 모든 주사/서스테인전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 형성된다. 셋업기간의 전반부에 공통서스테인전극들(Z)에는 기저전압이 인가되고, 셋업기간의 후반부에 공통서스테인전극들(Z)은 플로팅상태를 유지한다.
다시 말하여, 셋업기간의 전반부에는 주사/서스테인전극들(Y)에 상승 램프파형(Ramp-up)이 공급됨과 아울러 공통서스테인전극들(Z)에 기저전압이 공급된다. 따라서, 셋업기간의 전반부에는 전화면의 셀들 내에서 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다.
셋업기간의 후반부에는 주사/서스테인전극들(Y)에 상승 램프파형(Ramp-up)이 공급됨과 아울러 공통서스테인전극들(Z)이 플로팅된다. 이와 같이 공통서스테인전극들(Z)이 플로팅되면 주사/서스테인전극들(Y)과 공통서스테인전극들(Z) 간에 방전이 일어나지 않는다. 즉, 셋업기간의 후반부에는 주사/서스테인전극들(Y)과 어드레스전극들(X)간에만 방전이 일어나게 된다.
다시 말하여, 본 발명에서는 셋업기간의 후반부에 공통서스테인전극들(Z)을 플로팅시킴으로써 주사/서스테인전극들(Y)과 공통서스테인전극들(Y)간에 면방전이 일어나는 것을 방지할 수 있다. 따라서, 본 발명에서는 초기화기간의 휘도가 종래의 PDP보다 낮아지게 되고, 이에 따라 콘트라스트가 향상되게 된다.
한편, 공통서스테인전극들(Z)은 셋업기간의 후반부에 플로팅되어 셋업 램프파형(Ramp-up)이 피크전압(Vr)에 도달할 때 까지(Td의 시간) 플로팅상태를 유지한다. 공통서스테인전극들(Z)이 플로팅되면 공통서스테인전극들(Z)에는 소정의 전압이 유도되게 된다. 다시 말하여, 공통서스테인전극들(Z)에는 상승 램프파형(Ramp-up)의 전압에 의하여 소정의 램프전압이 유도된다.
한편, 공통서스테인전극들(Z)은 도 6에 도시된 에너지 회수회로에 의하여 플로팅되게 된다. 도 6을 참조하면, 종래의 공통서스테인전극들(Z)에 설치된 에너지회수회로는 소스 커패시터(Cs), 제 1 내지 제 4 스위치(S1,S2,S3,S4), 제 1 및 제 2다이오드(D1,D2), 인덕터(L) 및 패널 커패시터(Cp)를 구비한다.
패널 커패시터(Cp)는 방전셀을 등가적으로 나타내어 표시된다. 소스 커패시터(Cs)는 패널 커패시터(Cp)에 충전된 전압에 의하여 충전됨과 아울러 자신에게 충전된 전압을 패널 커패시터(Cp)로 공급한다. 제 1 및 제 2다이오드(D1,D2)는 전류의 흐름을 제어한다. 제 1 내지 제 4 스위치(S1,S2,S3,S4)는 도시되지 않은 제어신호에 의하여 턴-온된다.
셋업기간의 전반부에는 제 4 스위치(S4)가 턴-온되어 공통서스테인전극(Z)에 기저전위(GND)를 공급한다. 셋업기간의 후반부에는 제 4 스위치(S4)가 턴-오프된다. 이때, 제 1내지 제 3 스위치(S1,S2,S3)도 턴-오프 상태를 유지하고, 이에 따라 공통서스테인전극(Z)은 플로팅된다. 즉, 제 4 스위치(S4)는 공통서스테인전극(Z)이 전압이 인가되지 않는 상태로 플로팅되어야할 때 턴-오프된다. 셋다운기간에는 제 3 스위치(S3)가 턴-온되어 서스테인전압레벨(Vs)이 공통서스테인전극(Z)에 공급된다.
셋다운기간에 주사/서스테인전극들(Y)에는 하강 램프파형(Ramp-down)이 공급된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성 스캔펄스(scan)가 주사/서스테인극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 공통서스테인전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.
서스테인기간에는 주사/서스테인전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거 램프파형(erase)이 공통서스테인전극(Z)에 공급되어 셀 내의 벽전하를 소거시키게 된다.
도 7은 본 발명의 제 2 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 7을 참조하면, 본 발명의 제 2 실시예에 따른 PDP의 구동방법은 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다.
초기화기간에 있어서, 셋업기간에는 모든 주사/서스테인전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 형성된다. 또한, 셋업기간에 상승 램프파형(Ramp-up)이 피크전압(Vr')까지 상승된 후 주사/서스테인전극들(Y)에는 피크전압(Vr')의 전압이 소정시간동안 공급된다. 상승 램프파형(Ramp-up)의 피크전압(Vr')이 소정시간동안 유지되면 방전셀에 형성된 벽전하들이 강화된다.
셋업기간의 전반부에는 공통서스테인전극들(Z)에 기저전압이 공급되고, 셋업기간의 후반부에는 공통서스테인전극들(Z)이 플로팅된다. 공통서스테인전극들(Z)에 기저전압이 공급되는 셋업기간의 전반부에는 주사/서스테인전극들(Y) 및 공통서스테인전극들(Z)간에 방전이 일어나 방전셀내에 벽전하가 형성된다. 공통서스테인전극들(Z)이 플로팅되는 셋업기간의 후반부에는 주사/서스테인전극들(Y) 및 공통서스테인전극들(Z)간에 방전이 일어나지 않는다. 즉, 셋업기간의 후반부에는 주사/서스테인전극들(Y)과 어드레스전극들(X)간에만 방전이 일어나게 된다.
다시 말하여, 본 발명에서는 셋업기간의 후반부에 공통서스테인전극들(Z)을 플로팅시킴으로써 주사/서스테인전극들(Y)과 공통서스테인전극들(Y)간에 면방전이 일어나는 것을 방지할 수 있다. 따라서, 본 발명에서는 초기화기간의 휘도가 종래의 PDP보다 낮아지게 되고, 이에 따라 콘트라스트가 향상되게 된다. 한편, 셋업기간의 후반부는 상승 램프파형(Ramp-up)이 피크전압(Vr')을 유지하는 기간 및 상승 램프파형(Ramp-up)의 소정의 상승기간을 포함하는 시간(Td)으로 설정된다. 또한, 공통서스테인전극들(Z)이 플로팅상태를 유지하는 셋업기간의 후반부에 공통서스테인전극들(Z)에는 소정의 전압이 유도되게 된다. 다시 말하여, 셋업기간의 후반부에 주사/서스테인전극들(Y)에 인가되는 상승 램프파형(Ramp-up) 및 피크전압(Vr')을 유지하는 기간에 의하여 공통서스테인전극들(Z)에는 소정의 전압이 유도된다.
셋다운기간에 주사/서스테인전극들(Y)에는 하강 램프파형(Ramp-down)이 공급된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성 스캔펄스(scan)가 주사/서스테인극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 공통서스테인전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.
서스테인기간에는 주사/서스테인전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거 램프파형(erase)이 공통서스테인전극(Z)에 공급되어 셀 내의 벽전하를 소거시키게 된다.
상술한 바와 같이, 본 발명에 따른 PDP의 구동방법에 의하면 셋업기간의 후반부에 공통서스테인전극들은 플토팅되고, 이에 따라 주사/서스테인전극들과 공통서스테인전극들간에는 방전이 일어나지 않는다. 따라서, 본 발명에서는 초기화기간에 발생되는 빛의 양을 최소화할 수 있고, 이에 따라 플라즈라 디스플레이 패널의 콘트라스트를 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 256 계조를 구현하기 위한 8 비트 디폴트 코드의 프레임 구성을 나타내는 도면이다.
도 3은 종래의 PDP를 구동하기 위한 구동 파형을 나타내는 파형도이다.
도 4는 초기화기간에 셀 내에 쌓이는 벽전하를 도식적으로 나타내는 PDP 셀의 종단면도이다.
도 5는 본 발명의 제 1 실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 6은 본 발명에 이용되는 에너지 회수회로를 나타내는 회로도.
도 7은 본 발명의 제 2 실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y,12Z : 투명전극
13Y,13Z : 버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
20X : 어드레스전극 24 : 격벽
26 : 형광체층

Claims (4)

  1. 나란하게 배치된 주사/서스테인전극 및 공통서스테인전극, 상기 공통서스테인전극과 서로 다른 전압원 사이에 접속된 다수의 스위치소자를 구비하며, 초기화기간, 어드레스기간 및 서스테인기간으로 나뉘어 구동되는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 초기화기간의 셋업기간 동안 상기 주사/서스테인전극에 제 1 전압으로부터 상승하는 상승 램프파형을 공급하는 단계와;
    상기 상승 램프파형이 공급될 때 상기 주사/서스테인전극과 상기 공통서스테인전극들 간에 방전이 일어나는 것을 방지하기 위하여 상기 다수의 스위치소자들을 턴-오프시켜 상기 공통서스테인전극을 플로팅시키는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 공통서스테인전극은 상기 셋업기간의 후반부에 플로팅되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 1 항에 있어서,
    상기 주사/서스테인전극에 상기 상승 램프파형이 상기 제 1 전압보다 높은 제 2 전압까지 상승한 후 상기 제 2 전압을 유지하게 하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 3 항에 있어서,
    상기 주사/서스테인전극이 제 2 전압을 유지하는 동안 상기 스위치소자를 턴-오프시켜 상기 공통서스테인전극을 플로팅시키는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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