KR100521994B1 - 트렌치게이트형모스트랜지스터및그제조방법 - Google Patents

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Abstract

본 발명은 모스트랜지스터에 관한 것으로서, 특히 트렌치게이트형 모스트랜지스터에 있어서, 소정폭 및 소정깊이로 트렌치가 형성된 제 1 도전형 반도체기판; 상기 트렌치 바닥근방에 형성된 고농도 제 1 도전형 불순물영역; 상기 제 1 도전형 반도체기판 상에, 상기 트렌치 깊이보다 얕게 형성된 제 2 도전형 보디영역; 상기 보디영역 상의 반도체기판 표면근방에 상기 트렌치의 양쪽 측벽에 각각 접하도록 형성된 고농도 제 1 도전형 영역인 소스 및 드레인 영역; 상기 트렌치 하부 및 양 측벽을 포함하는 상기 트렌치의 표면과 상기 소스 및 드레인 영역의 일부 표면에 형성된 게이트 산화막; 및 상기 게이트산화막이 피복된 트렌치 내에 형성된 게이트 전극층을 구비하는 것을 특징으로 한다

Description

트렌치 게이트형 모스트랜지스터 및 그 제조방법
본 발명은 모스트랜지스터에 관한 것으로서, 특히 트렌치 게이트형 모스트랜지스터에 관한 것이다.
트렌치 게이트형 모스트랜지스터는 저 전력 소자로부터 고 전력 소자에 이르기까지 매우 다양한 분야에 사용되고 있다. 최근 들어서 온(ON) 저항을 매우 감소시킨 저압용 트렌치 게이트형 모스트랜지스터가 개발되었다. 이 소자는 기존의 모스트랜지스터 중에서 가장 낮은 온 저항 특성을 가지고 있으며, 이상적으로 실리콘 소자가 가질 수 있는 저항치에 매우 근접해 있다.
트렌치 게이트형 모스트랜지스터에서 발생하는 저항은 채널 저항, 에피층 저항, 축적층 저항으로 나뉜다. 트렌치 구조는 셀 밀도가 크기 때문에, 기존의 플래나 구조에 비해 채널 저항이 작으며 에피층이 얇아서 에피층 저항도 작다. 그러나 트렌치 바닥의 축적층 저항은 기존의 플래나 구조와 동일한 값을 갖는다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여, 트렌치게이트형 모스트랜지스터의 축적층 저항을 감소시킴으로써, 온 저항이 최소화된 트렌치 게이트형 모스트랜지스터 및 그 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 트렌치 게이트형 모스트랜지스터는 소정폭 및 소정깊이로 트렌치가 형성된 제 1 도전형 반도체기판; 상기 트렌치 바닥 근방에 형성된 고농도 제 1 도전형 불순물영역; 상기 제 1 도전형 반도체기판 상에, 상기 트렌치 깊이보다 얕게 형성된 제 2 도전형 보디영역; 상기 보디영역 상의 반도체기판 표면근방에 상기 트렌치의 양쪽 측벽에 각각 접하도록 형성된 고농도 제 1 도전형 영역인 소스 및 드레인 영역; 상기 트렌치 하부 및 양측벽을 포함하는 상기 트렌치의 표면과 상기 소스 및 드레인 영역의 일부 표면에 형성된 게이트 산화막; 및 상기 게이트 산화막이 피복된 트렌치 내에 형성된 게이트 전극층을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 트렌치 게이트형 모스트랜지스터의 제조방법은, 제 1 도전형 반도체기판 상에 후속공정에서 형성될 트렌치의 깊이보다 얕게 제 2 도전형 보디영역 및 트렌치를 형성하는 단계; 상기 트렌치의 바닥 및 양 측벽을 포함하는 반도체기판 표면에 게이트 산화막을 형성하는 단계; 및 상기 트렌치 바닥 및 상기 제 2 도전형 보디영역이 형성된 반도체 기판 표면 중 상기 트렌치의 양쪽 측벽에 인접한 부분에, 고농도 제 1 도전형 불순물을 주입하여, 상기 트렌치 바닥 근방의 제 1 도전형 불순물 영역 및 상기 트렌치의 양쪽 측벽에 각각 인접한 소스 및 드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
도 1 과 같이, 트렌치 게이트형 모스트랜지스터는 온 상태에서 트렌치 바닥의 산화막(40)계면에 캐리어들이 축적되어 전류가 도전되는 통로를 형성한다. 축적층에 모이는 캐리어는 매우 얇은 두께를 이루므로 저항 값이 크다.
도 2 와 같이, 트렌치 바닥에 제1도전형 불순물인 고농도 N형 불순물을 주입하여 제1도전형 불순물 영역인 고농도 N형 불순물영역(15)을 형성하면, 기존의 축적층과 비교하여 두꺼운 영역에서 높은 밀도의 캐리어가 존재하므로 축적층의 저항을 감소시킬 수 있다.
본 발명에 의한 트렌치 게이트형 모스트랜지스터의 제조공정은 다음과 같다.
제1도전형인 N형 반도체기판(10) 상에 후속공정에서 형성될 트렌치의 깊이보다 얕게 제 2 도전형 보디 영역인 P형 불순물영역(20) 및 트렌치를 형성한다. 상기 트렌치가 형성된 반도체기판 표면에 게이트 산화막(40)을 형성한다. 상기 트렌치 바닥 및 상기 보디영역 상의 반도체기판 표면근방의 상기 트렌치의 양 측벽에 인접한 부분에 제1도전형 불순물인 고농도 N형 불순물을 주입한다. 이에 의해서 반도체기판 표면 근방의 상기 트렌치의 양쪽 측벽에 접하는 부위에 형성되는 제1도전형 영역인 소스 또는 드레인영역(30) 및 트렌치 바닥 근방의 제1도전형 불순물 영역인 고농도 N형 불순물영역(15)이 동시에 형성된다. 이 방법을 이용하면, 추가의 마스크패턴을 사용하지 않고도 트렌치 바닥 근방에 고농도 N형 불순물영역(15)을 형성할 수 있다.
여기서, 미설명된 부호 '50 '은 게이트 전극층을 나타낸다.
본 발명은 트렌치 바닥 근방의 축적층 저항을 감소시킴으로써, 소자의 온 저항을 최소화시킬 수 있다.
도 1 은 종래기술에 의한 트렌치게이트형 모스트랜지스터를 도시한 도면.
도 2 는 본 발명의 일실시예에 의한 트렌치게이트형 모스트랜지스터를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : N형 반도체기판 15 : 고농도 N형 불순물영역
20 : P형 보디영역 30 : 고농도 N형 소스 또는 드레인 영역
40 : 게이트산화막 50 : 폴리실리콘게이트 전극

Claims (2)

  1. 소정폭 및 소정깊이로 트렌치가 형성된 제 1 도전형 반도체기판;
    상기 트렌치 바닥근방에 형성된 고농도 제 1 도전형 불순물영역;
    상기 제 1 도전형 반도체기판 상에, 상기 트렌치 깊이보다 얕게 형성된 제 2도전형 보디영역;
    상기 보디영역 상의 반도체기판 표면근방에 상기 트렌치의 안쪽 측벽에 각각 접하도록 형성된 고농도 제 1 도전형 영역인 소스 및 드레인 영역;
    상기 트렌치 하부 및 양측벽을 포함하는 상기 트렌치의 표면과 상기 소스 및 드레인 영역의 일부 표면에 형성된 게이트 산화막; 및
    상기 게이트 산화막이 피복된 트렌치 내에 형성된 게이트 전극층을 구비하는 것을 특징으로 하는 트렌치 게이트형 모스트랜지스터.
  2. 제 1 도전형 반도체기판 상에, 후속공정에서 형성될 트렌치의 깊이보다 얕게 제 2 도전형 보디영역을 형성하고 트렌치를 형성하는 단계;
    상기 트렌치의 바닥 및 양 측벽을 포함하는 반도체기판 표면에 게이트 산화막을 형성하는 단계; 및
    상기 트렌치 바닥 및 상기 제 2 도전형 보디영역이 형성된 반도체 기판 표면중 상기 트렌치의 양쪽 측벽에 인접한 부분에, 고농도 제 1 도전형 불순물을 주입하여, 상기 트렌치 바닥 근방의 제 1 도전형 불순물 영역 및 상기 트렌치의 양쪽 측벽에 각각 인접한 부위의 반도체 기판 표면 근방에 소스 및 드레인 영역을 동시에 형성하는 단계를 구비하는 것을 특징으로 하는 트렌치 게이트형 모스트랜지스터의 제조방법.
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