KR100525913B1 - 플래쉬 메모리 소자의 포스트 프로그램 검증 회로 - Google Patents

플래쉬 메모리 소자의 포스트 프로그램 검증 회로 Download PDF

Info

Publication number
KR100525913B1
KR100525913B1 KR10-2000-0085519A KR20000085519A KR100525913B1 KR 100525913 B1 KR100525913 B1 KR 100525913B1 KR 20000085519 A KR20000085519 A KR 20000085519A KR 100525913 B1 KR100525913 B1 KR 100525913B1
Authority
KR
South Korea
Prior art keywords
node
voltage
gate
post program
cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-2000-0085519A
Other languages
English (en)
Other versions
KR20020056204A (ko
Inventor
류필상
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2000-0085519A priority Critical patent/KR100525913B1/ko
Publication of KR20020056204A publication Critical patent/KR20020056204A/ko
Application granted granted Critical
Publication of KR100525913B1 publication Critical patent/KR100525913B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명은 플래쉬 메모리 소자의 포스트 프로그램 검증 회로에 관한 것으로, 제 1 전압에 의해 구동되어 메인 셀로의 전류 패스를 형성하기 위한 제 1 스위칭 수단과, 제 2 전압에 의해 구동되어 기준 셀로의 전류 패스를 형성하기 위한 제 2 스위칭 수단과, 상기 메인 셀 전류에 의한 메인 셀 전압 및 상기 기준 셀 전류에 의한 기준 셀 전압을 비교하기 위한 센스 증폭기와, 상기 제 2 전압을 온도의 변화에 따라 변화하도록 생성하는 온도 보상 회로로 이루어져, 소거후 온도의 변화에 관계없이 일정한 셀 문턱 전압 분포를 갖도록 할 수 있는 플래쉬 메모리 소자의 포스트 프로그램 검증 회로가 제시된다.

Description

플래쉬 메모리 소자의 포스트 프로그램 검증 회로{Post program verify circuit for flash memory device}
본 발명은 플래쉬 메모리 소자의 포스트 프로그램 검증 회로에 관한 것으로, 특히 온도 보상 회로를 이용하여 기준 셀을 스위칭시킴으로써 소거후 온도의 변화에 관계없이 일정한 셀 문턱 전압 분포를 갖도록 할 수 있는 플래쉬 메모리 소자의 포스트 프로그램 검증 회로에 관한 것이다.
플래쉬 메모리 셀을 소거하기 위해서는 프리 프로그램, 소거 및 포스트 프로그램 과정을 실시하며, 각 과정을 실시한 후 검증 과정을 실시한다. 플래쉬 메모리 셀을 소거한 후 실시하는 포스트 프로그램은 소거 과정에서 과소거된 셀, 즉 소거 문턱 전압이 0V 이하로 내려간 셀을 원하는 문턱 전압으로 상승시키는 것이다. 즉, 게이트 전압이 0V 이상일 때 전류가 흐르지 않도록 하는 과정으로서 모든 셀의 문턱 전압을 약 2V 정도의 일정한 레벨로 유지시키게 된다.
기존의 칩 구조에서는 독출 속도를 향상시키기 위하여 NOR 셀 구조를 사용하면서 512개의 셀이 연결된 컬럼 구조를 사용하게 된다. 이때 512개의 셀이 연결된 스트링에서 포스트 프로그램을 실시한 후 모든 셀의 게이트 전압을 0V로 인가한다 해도 각 셀의 누설 성분이 모여 한 스트링에서 흐르는 누설 전류 성분은 증가하게 된다. 이 전류는 고온에서 더욱 증가하게 되고 고온에서 낮아지는 문턱 전압으로 인해 생기는 전류 증가로 여러가지 문제를 야기시킨다.
현재 사용되는 포스트 프로그램 검증 회로는 도 1에 도시된 바와 같이 메인 셀 전류(Imain)에 따른 메인 셀 전압(Vmain)과 기준 셀 전류(Iref)에 따른 기준 셀 전압(Vref)를 센스 증폭기(13)에서 비교하여 출력(Vout)하게 된다. 메인 셀 전류 (Imain)는 전원 전압(Vcc)이 인가되어 제 1 저항(R11)과 전원 전압(Vcc)에 의해 구동되는 제 1 NMOS 트랜지스터(N11)를 통해 메인 셀(11)로 흐르는 전류이고, 기준 셀 전류(Iref)는 전원 전압(Vcc)이 인가되어 제 2 저항(R12)과 펌핑된 일정 전압 (Vg)에 의해 구동되는 제 2 NMOS 트랜지스터(N12)를 통해 기준 셀(12)로 흐르는 전류이다.
이러한 메인 전압(Vmain)이 기준 전압(Vref)보다 크면, 즉 메인 전류(Imain)가 기준 전류(Iref)보다 작으면 포스트 프로그램이 성공되었다고 판단하게 된다. 예를들어, 기준 전류(Iref)를 10㎂라고 한다면 512개 셀이 공통으로 묶인 컬럼에 10㎂ 이하의 전류가 흐르면 포스트 프로그램 동작을 정지하게 된다.
그러나, 기준 셀 전류는 펌핑된 일정 전압(Vg)이 인가될 때 저온에서 증가하게 되므로 저온에서의 포스트 프로그램 문턱 전압은 더 낮아지게 된다. 이렇게 되면 고온에서 누설 전류가 증가하고 문턱 전압이 감소하게 되므로 셀 독출 마진의 변화를 가져오고 프로그램 효율도 저하된다.
본 발명의 목적은 온도의 변화에 관계없이 셀 독출 마진이 변화되지 않는 플래시 메모리 소자의 포스트 프로그램 검증 회로를 제공하는데 있다.
본 발명의 다른 목적은 기준 셀을 스위칭시키는 전압을 온도의 변화에 따라 변화시킴으로써 독출 문턱 전압의 감소를 방지할 수 있는 플래쉬 메모리 소자의 포스트 프로그램 검증 회로를 제공하는데 있다.
본 발명은 제 1 전압에 응답하여 메인 셀로의 전류 패스를 형성해서 메인 셀 전압을 발생시키는 제 1 스위칭 수단과, 제 2 전압에 응답하여 기준 셀로의 전류 패스를 형성해서 기준 셀 전압을 발생시키는 제 2 스위칭 수단과, 상기 메인 셀 전압과 상기 기준 셀 전압을 비교하기 위한 센스 증폭기를 포함하는 플래쉬 메모리 소자의 포스트 프로그램 검증 회로에 있어서, 포스트 프로그램 검증 동작을 실시할 때만 동작하여 상기 제2 전압의 레벨을 온도에 따라 변화시키는 온도 보상 회로를 더 포함하며, 상기 온도 보상 회로는 전원 단자와 제 1 노드 사이에 다이오드 접속된 제 1 PMOS 트랜지스터와, 상기 전원 단자와 제 2 노드 사이에 접속되며 게이트로 상기 제 2 노드의 전위를 인가받아 구동되는 제 2 PMOS 트랜지스터와, 상기 전원 단자와 상기 제1 노드 사이에 접속되며, 게이트가 상기 제 2 PMOS 트랜지스터의 게이트와 연결되고, 상기 제 2 노드의 전위에 응답하여 구동되는 제 3 PMOS 트랜지스터와, 상기 전원 단자와 제 3 노드 사이에 접속되며 게이트로 상기 제 2 노드의 전위를 인가받아 구동되는 제 4 PMOS 트랜지스터와, 상기 제 1 노드와 상기 접지 단자 사이에 접속되며 게이트로 상기 제1 노드의 전위를 인가받아 구동되는 제 1 NMOS 트랜지스터와, 상기 제 2 노드와 접지 단자 사이에 접속되며 게이트가 상기 제1 NMOS 트랜지스터의 게이트와 연결되고, 상기 제1 노드의 전위에 응답하여 접속되는 제 2 NMOS 트랜지스터와, 상기 제 2 NMOS 트랜지스터와 상기 접지단자 사이에 접속되는 제 1 저항과, 상기 제 3 노드와 상기 접지 단자 사이에 접속되는 제 2 저항을 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리 소자의 포스트 프로그램 검증 회로의 회로도로서, 일반적인 포스트 프로그램 검증 회로에 기준 셀을 스위칭시키는 전압(Vg)을 온도의 변화에 따라 전압이 변화되는 온도 보상 회로로부터 출력한다.
메인 셀 전류(Imain)에 따른 메인 셀 전압(Vmain)과 기준 셀 전류(Iref)에 따른 기준 셀 전압(Vref)를 센스 증폭기(23)에서 비교하여 출력(Vout)하게 된다. 메인 셀 전류(Imain)는 전원 전압(Vcc)이 인가되어 제 1 저항(R21)과 전원 전압(Vcc)에 의해 구동되는 제 1 NMOS 트랜지스터(N21)를 통해 메인 셀(21)로 흐르는 전류이고, 기준 셀 전류(Iref)는 전원 전압(Vcc)이 인가되어 제 2 저항(R22)과 온도 보상 회로(24)에서 출력된 온도에 따라 변화하는 전압(Vg)에 의해 구동되는 제 2 NMOS 트랜지스터(N22)를 통해 기준 셀(22)로 흐르는 전류이다.
온도 보상 회로(24)의 구성을 설명하면 다음과 같다.
전원 단자(Vcc)와 제 1 노드(Q21) 사이에 다이오드로 동작하는 제 1 PMOS 트랜지스터(P21)가 접속된다. 전원 단자(Vcc)와 제 2 노드(Q22) 사이에 제 1 노드(Q21)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P22)가 접속되고, 다이오드로 동작되는 제 3 PMOS 트랜지스터(P23)가 접속된다. 전원 단자(Vcc)와 제 3 노드(Q23) 사이에 제 1 노드(Q21)의 전위에 따라 구동되는 제 4 PMOS 트랜지스터 (P24)가 접속된다. 제 1 노드(Q21)와 접지 단자(Vss) 사이에 제 2 노드(Q22)의 전위에 따라 구동되는 제 3 NMOS 트랜지스터(N23)와 제 3 저항(R23)이 직렬 접속된다. 제 2 노드(Q22)와 접지 단자(Vss) 사이에 다이오드로 동작되는 제 4 NMOS 트랜지스터(N24)가 접속된다. 제 3 노드(Q23)와 접지 단자(Vss) 사이에 제 4 저항(R24) 이 접속된다.
상기와 같이 구성되는 온도 보상 회로는 온도가 증가함에 따라 출력 전압을 증가시킨다. 제 4 PMOS 트랜지스터(P24)를 흐르는 전류의 이동도는 1/μ의 함수가 되며, 이는 온도가 증가함에 따라 전압을 증가시키게 된다.
상기 온도 보상 회로는 포스트 프로그램 검증 동작을 실시할 때만 동작하여 온도에 따라 적정한 전압(Vg)을 발생시켜 센스 증폭기의 기준 전압을 발생시킨다. 즉, 온도에 따라 기준 셀을 스위칭시키는 전압을 증가시키는 회로를 이용하여 온도가 감소할 때에는 기준 셀 전류를 기준 셀 스위칭 전압을 감소시켜 저온에서 포스트 프로그램 검증이 성공되는 메인 셀의 문턱 전압을 높일 수 있다.
결과적으로, 메인 셀의 문턱 전압을 고온에서 문턱 전압이 0V 이하가 되지 않도록 상승시켜 고온에서의 독출 마진을 향상시키고 프로그램 효율을 증가시킨다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 소자의 포스트 프로그램 검증 동작을 온도 특성을 보정하여 실시하여 온도에 따른 셀 분포를 개선함으로써 고온에서의 독출 마진과 프로그램 효율을 향상시켜 소자의 효율을 향상시킬 수 있다.
도 1은 종래의 플래쉬 메모리 소자의 포스트 프로그램 검증 회로도.
도 2는 본 발명에 따른 플래쉬 메모리 소자의 포스트 프로그램 검증 회로도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 메인 셀 12 및 22 : 기준 셀
13 및 23 : 센스 증폭기 24 : 온도 보상 회로

Claims (1)

  1. 제 1 전압에 응답하여 메인 셀로의 전류 패스를 형성해서 메인 셀 전압을 발생시키는 제 1 스위칭 수단과, 제 2 전압에 응답하여 기준 셀로의 전류 패스를 형성해서 기준 셀 전압을 발생시키는 제 2 스위칭 수단과, 상기 메인 셀 전압과 상기 기준 셀 전압을 비교하기 위한 센스 증폭기를 포함하는 플래쉬 메모리 소자의 포스트 프로그램 검증 회로에 있어서,
    포스트 프로그램 검증 동작을 실시할 때만 동작하여 상기 제2 전압의 레벨을 온도에 따라 변화시키는 온도 보상 회로를 더 포함하며,
    상기 온도 보상 회로는 전원 단자와 제 1 노드 사이에 다이오드 접속된 제 1 PMOS 트랜지스터와,
    상기 전원 단자와 제 2 노드 사이에 접속되며 게이트로 상기 제 2 노드의 전위를 인가받아 구동되는 제 2 PMOS 트랜지스터와,
    상기 전원 단자와 상기 제1 노드 사이에 접속되며, 게이트가 상기 제 2 PMOS 트랜지스터의 게이트와 연결되고, 상기 제 2 노드의 전위에 응답하여 구동되는 제 3 PMOS 트랜지스터와,
    상기 전원 단자와 제 3 노드 사이에 접속되며 게이트로 상기 제 2 노드의 전위를 인가받아 구동되는 제 4 PMOS 트랜지스터와,
    상기 제 1 노드와 상기 접지 단자 사이에 접속되며 게이트로 상기 제1 노드의 전위를 인가받아 구동되는 제 1 NMOS 트랜지스터와,
    상기 제 2 노드와 접지 단자 사이에 접속되고, 게이트가 상기 제1 NMOS 트랜지스터의 게이트와 연결되며, 상기 제1 노드의 전위에 응답하여 구동되는 제 2 NMOS 트랜지스터와,
    상기 제 2 NMOS 트랜지스터와 상기 접지단자 사이에 접속되는 제 1 저항과,
    상기 제 3 노드와 상기 접지 단자 사이에 접속되는 제 2 저항을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 포스트 프로그램 검증 회로.
KR10-2000-0085519A 2000-12-29 2000-12-29 플래쉬 메모리 소자의 포스트 프로그램 검증 회로 Expired - Fee Related KR100525913B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0085519A KR100525913B1 (ko) 2000-12-29 2000-12-29 플래쉬 메모리 소자의 포스트 프로그램 검증 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0085519A KR100525913B1 (ko) 2000-12-29 2000-12-29 플래쉬 메모리 소자의 포스트 프로그램 검증 회로

Publications (2)

Publication Number Publication Date
KR20020056204A KR20020056204A (ko) 2002-07-10
KR100525913B1 true KR100525913B1 (ko) 2005-11-02

Family

ID=27688711

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0085519A Expired - Fee Related KR100525913B1 (ko) 2000-12-29 2000-12-29 플래쉬 메모리 소자의 포스트 프로그램 검증 회로

Country Status (1)

Country Link
KR (1) KR100525913B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521364B1 (ko) * 2002-11-18 2005-10-12 삼성전자주식회사 플레쉬 메모리 셀들의 프로그램 오판을 방지하고 균일한문턱 전압 산포를 가질 수 있는 플레쉬 메모리 장치 및 그프로그램 검증 방법
KR100496866B1 (ko) * 2002-12-05 2005-06-22 삼성전자주식회사 미프로그램된 셀들 및 과프로그램된 셀들 없이 균일한문턱 전압 분포를 갖는 플레쉬 메모리 장치 및 그프로그램 검증 방법
KR100492694B1 (ko) * 2002-12-30 2005-06-07 매그나칩 반도체 유한회사 락 플래시 셀 문턱전압 보상 회로를 갖는 플래시 메모리장치
KR101085914B1 (ko) * 2004-09-21 2011-11-23 매그나칩 반도체 유한회사 플래쉬 메모리 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650966A (en) * 1995-11-01 1997-07-22 Advanced Micro Devices, Inc. Temperature compensated reference for overerase correction circuitry in a flash memory
US5864504A (en) * 1995-11-17 1999-01-26 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory with temperature compensation for read/verify referencing scheme
KR19990045440A (ko) * 1997-11-20 1999-06-25 가네꼬 히사시 비휘발성 반도체 메모리
JP2000011671A (ja) * 1998-06-29 2000-01-14 Hitachi Ltd 半導体記憶装置
JP2000091505A (ja) * 1998-09-08 2000-03-31 Toshiba Corp 半導体集積回路装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650966A (en) * 1995-11-01 1997-07-22 Advanced Micro Devices, Inc. Temperature compensated reference for overerase correction circuitry in a flash memory
US5864504A (en) * 1995-11-17 1999-01-26 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory with temperature compensation for read/verify referencing scheme
KR19990045440A (ko) * 1997-11-20 1999-06-25 가네꼬 히사시 비휘발성 반도체 메모리
JP2000011671A (ja) * 1998-06-29 2000-01-14 Hitachi Ltd 半導体記憶装置
JP2000091505A (ja) * 1998-09-08 2000-03-31 Toshiba Corp 半導体集積回路装置

Also Published As

Publication number Publication date
KR20020056204A (ko) 2002-07-10

Similar Documents

Publication Publication Date Title
KR100387001B1 (ko) 불휘발성 반도체 기억 장치
KR100362700B1 (ko) 반도체 메모리 장치의 전압 레귤레이터 회로
KR100265390B1 (ko) 자동 센싱시간 트래킹 회로를 구비한 플래쉬 메모리 셀의래치 회로
US9685228B2 (en) Reference and sensing with bit line stepping method of memory
JPH07176698A (ja) 半導体集積回路装置
US7483306B2 (en) Fast and accurate sensing amplifier for low voltage semiconductor memory
KR101256911B1 (ko) 전압 발생 회로
JPH0528777A (ja) 不揮発性半導体記憶装置
US6734719B2 (en) Constant voltage generation circuit and semiconductor memory device
US5708602A (en) Non-volatile semiconductor memory device and method for verifying operating of the same
US8254194B2 (en) Sense amplifier with reduced area occupation for semiconductor memories
KR100525913B1 (ko) 플래쉬 메모리 소자의 포스트 프로그램 검증 회로
US7889559B2 (en) Circuit for generating a voltage and a non-volatile memory device having the same
US5680348A (en) Power supply independent current source for FLASH EPROM erasure
US20060067120A1 (en) Method and circuit arrangement for reading from a flash/EEPROM memory cell
KR100398036B1 (ko) 코드 저장 메모리 셀 센싱 회로
CN112562765B (zh) 电压调节装置及采用其的存储器
KR20010060576A (ko) 섹터 프로텍션 확인용 플래쉬 메모리 셀 독출 회로
KR100459206B1 (ko) 퓨즈셀읽기회로
KR20260019840A (ko) 메모리 장치 및 센싱 전류 증폭 회로
KR100320794B1 (ko) 플래쉬메모리셀의읽기및소거확인전압발생회로
JP2007334925A (ja) 不揮発性半導体記憶装置
JPS6129077B2 (ko)
CN119889396A (zh) 非易失性存储器及其灵敏放大电路、电子设备
KR20090028012A (ko) 고전압 생성 회로

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

R17-X000 Change to representative recorded

St.27 status event code: A-5-5-R10-R17-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20111027

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20111027

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000