KR100525916B1 - 반도체 장치의 소자 분리막 형성방법 - Google Patents

반도체 장치의 소자 분리막 형성방법 Download PDF

Info

Publication number
KR100525916B1
KR100525916B1 KR10-2003-0058008A KR20030058008A KR100525916B1 KR 100525916 B1 KR100525916 B1 KR 100525916B1 KR 20030058008 A KR20030058008 A KR 20030058008A KR 100525916 B1 KR100525916 B1 KR 100525916B1
Authority
KR
South Korea
Prior art keywords
film
oxide film
silicon substrate
trench
device isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-2003-0058008A
Other languages
English (en)
Other versions
KR20050020239A (ko
Inventor
차재한
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR10-2003-0058008A priority Critical patent/KR100525916B1/ko
Publication of KR20050020239A publication Critical patent/KR20050020239A/ko
Application granted granted Critical
Publication of KR100525916B1 publication Critical patent/KR100525916B1/ko
Assigned to 주식회사 키 파운드리 reassignment 주식회사 키 파운드리 권리의 전부이전등록 Assignors: 매그나칩 반도체 유한회사
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H10W10/0145—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/26—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
    • H10P50/264—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means
    • H10P50/266—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
    • H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
    • H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/60—Wet etching
    • H10P50/66—Wet etching of conductive or resistive materials
    • H10P50/663—Wet etching of conductive or resistive materials by chemical means only
    • H10P50/667—Wet etching of conductive or resistive materials by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/71—Etching of wafers, substrates or parts of devices using masks for conductive or resistive materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/73—Etching of wafers, substrates or parts of devices using masks for insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/06—Planarisation of inorganic insulating materials
    • H10P95/062—Planarisation of inorganic insulating materials involving a dielectric removal step

Landscapes

  • Element Separation (AREA)

Abstract

본 발명에 따르면, 반도체 장치의 소자 분리막 형성방법은 실리콘 기판 상에 순차적으로 증착되어 있는 제1산화막과 제1전도막과 제1질화막을 소정 형상으로 패터닝하여 상기 실리콘 기판에 트렌치를 형성하는 단계와, 상기 제1질화막과 제1산화막의 패턴을 통해서 노출되는 상기 제1전도막의 일부와 상기 실리콘 기판의 상기 트렌치에 라이너 열산화 공정을 실시하여 열산화막을 형성하는 단계와, 상기 트렌치가 매립될 수 있도록 상기 실리콘 기판의 전면에 절연물질을 증착시키는 단계와, 상기 제1질화막이 노출되도록 평탄화공정을 수행하여 상기 트렌치를 매립하고 있는 소자 분리막을 형성하는 단계와, 상기 소자 분리막과 상기 열산화막을 식각 마스크로 하는 식각 공정에 의해서 상기 제1산화막이 노출되도록 상기 제1질화막과 상기 제1전도막을 순차적으로 제거하는 단계를 포함한다.

Description

반도체 장치의 소자 분리막 형성방법{Method of forming a device separation layer in the semiconductor device}
본 발명은 샐로우 트렌치 분리(STI: shallow trench isolation)에 의해 반도체 장치의 소자 분리막을 형성하는 방법에 관한 것이고, 더 상세하게 STI 공정시 소자 분리막과 활성영역의 경계지역에서 디보트(divot)가 형성되는 것을 방지할 수 있는 반도체 장치의 소자 분리막 형성방법에 관한 것이다.
일반적으로, 반도체 제조공정은 증착 공정, 포토리소그래피 공정 및 식각 공정 등에 의해서 실리콘 기판 상에 전기적으로 구동가능한 구동소자를 형성하여 반도체 장치를 제조하는 공정이다. 최근 반도체 장치의 고집적화 및 대용량화 추세에 따라 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 이러한 패턴 미세화 추세는 기판 상의 구동소자를 분리시키는 소자 분리영역에도 적용된다. 이는 반도체 제조공정의 초기 단계에 해당하는 소자 분리영역 형성단계에서 소자 분리영역을 결정함으로써 활성영역의 크기 및 후공정 단계의 공정마진이 영향을 받기 때문이다.
한편, 구동소자를 분리시키는 소자 분리막은 기판을 선택적으로 국부산화하여 로코스(LOCOS: local oxidation of silicon) 산화막을 얻는 로코스 소자분리방법은 공정이 간단하므로 반도체 제조공정에 널리 사용된다. 그러나, 이러한 로코스 소자분리방법은 반도체 장치가 고집적화되는 추세하에서 소자분리영역의 폭도 상대적으로 감소함에 따라 로코스 산화막의 가장자리 부분에 형성되는 새부리 형상의 버즈빅(bird's beak)을 통한 펀치쓰루(punch-through)와 로코스 산화막의 두께감소로 인하여 그 한계점이 있다.
따라서, 점유면적을 상대적으로 작게 유지할 수 있는 기판에 얕은 트렌치를 형성한 후 상기 트렌치에 절연막을 형성하는 STI 공정이 제안되었다.
상기 STI 공정은, 도 1a 내지 도 1c를 참조하면, 실리콘 기판(11) 상에 패드 산화막(12)과 패드 질화막(13)을 순차적으로 적층한 후, 포토레지스트 패턴(미도시)을 식각 마스크로 하여 실리콘 기판(11)에 소정 깊이의 트렌치(미도시)를 형성한다. 포토레지스트 패턴을 제거한 후, 기판(11)의 전면에 상기 트렌치가 매립될 수 있을 정도로 충분한 두께의 소자분리 산화막(15)을 적층한 후 패드 질화막(13)이 노출될 때까지 화학기계적 연마(CMP)를 수행한다. 그리고, 패드 질화막(13)과 패드 산화막(12)을 순차적으로 제거하여 실리콘 기판(11)의 트렌치에 소자 분리막(15a)을 형성한 후에 폴리 실리콘막을 증착하여 게이트 전극(17)을 형성한다. 미설명 도면번호 16은 게이트 산화막이다.
이때, 도 1b에 도시된 바와 같이, 패드 질화막(13)과 패드 산화막(12)을 습식식각에 의해서 제거하는 동안, 소자 분리막(15a)의 가장자리가 과도하게 식각되어 디보트(A)가 형성된다. 그리고, 도 1c에 도시된 바와 같이, 디보트(A)를 충진하고 있는 폴리 실리콘막의 일부는 마이크로 브릿지(micro bridge)를 유발시킨다.
즉, 디보트(A)는 소자 분리막(15a)을 둘러싸서 형성되고 이러한 디보트(A)에 게이트 전극(17)을 형성하기 위한 폴리 실리콘막이 증착됨으로써, 트랜지스터 특성에서 동작 전압 이하에서 이상 전류를 흐르게 하는 험프(hump) 현상이 유발되고, 서브문턱 누설전류가 증가하고, 또한 INWE(inverse narrow width effect)가 발생되어 반도체 장치의 특성을 악화시킨다.
본 발명은 상기된 바와 같은 종래의 문제점을 해결하기 위하여 제안된 것으로, 실리콘 기판 상에 산화막과, 전도막과 질화막을 순차적으로 형성한 후 전도막을 열산화시켜서 형성되는 열산화막을 소자 분리막과 실리콘 기판의 활성영역의 경계면에 잔존시킴으로써 후속공정의 진행시 소자 분리막에 디보트가 형성되는 것을 방지할 수 있는 반도체 장치의 소자 분리막 형성방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 따르면, 반도체 장치의 소자 분리막 형성방법은 실리콘 기판 상에 순차적으로 증착되어 있는 제1산화막과 제1전도막과 제1질화막을 소정 형상으로 패터닝하여 상기 실리콘 기판에 트렌치를 형성하는 단계와, 상기 제1질화막과 제1산화막의 패턴을 통해서 노출되는 상기 제1전도막의 일부와 상기 실리콘 기판의 상기 트렌치에 라이너 열산화 공정을 실시하여 열산화막을 형성하는 단계와, 상기 트렌치가 매립될 수 있도록 상기 실리콘 기판의 전면에 절연물질을 증착시키는 단계와, 상기 제1질화막이 노출되도록 평탄화공정을 수행하여 상기 트렌치를 매립하고 있는 소자 분리막을 형성하는 단계와, 상기 소자 분리막과 상기 열산화막을 식각 마스크로 하는 식각 공정에 의해서 상기 제1산화막이 노출되도록 상기 제1질화막과 상기 제1전도막을 순차적으로 제거하는 단계를 포함한다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
먼저, 도 2a를 참조하면, 실리콘 기판(21)의 표면을 산화시켜 버퍼역할을 수행하는 제1산화막(22)을 소정 두께로 형성한다. 제1산화막(22)의 전면에 화학기상증착공정에 의해서 전도성 물질을 소정 두께로 증착하여 제1전도막(23)을 형성한다. 특히, 제1전도막(23)은 후술되는 열산화 공정에 의해서 절연막으로 성질이 변화될 수 있는 폴리 실리콘, 비정질 실리콘, 다공성 실리콘 및 금속으로 이루어진 그룹으로부터 선택되는 적어도 하나의 전도성 물질로 이루어진다. 그리고, 제1전도막(23)을 구성하는 전도성 물질은 선택적 식각이 가능하도록 제1산화막(22) 및 하기에 설명되는 제1질화막(24)과 상이한 식각율을 갖는 것이 바람직하다.
또한, 제1전도막(23)의 전면에는 화학기상증착공정에 의해서 소정 두께의 제1질화막(24)을 형성한다. 이때, 제1질화막(24)은 트렌치 식각을 위한 마스크로 사용될 뿐만 아니라 후속공정의 화학기계적 연마(CMP)시 CMP 스토퍼(stopper)로서 작용한다. 그리고, 제1산화막(22)은 제1질화막(24)의 증착시 기판(21)에 인가되는 스트레스를 완화시키기 위한 완충작용 뿐만 아니라 후속 공정에서 트렌치 식각을 위한 식각방지역할을 수행한다.
제1질화막(24) 상에 소정 형상의 포토레지스트 패턴(미도시)을 형성한 후에, 도 2b에 도시된 바와 같이, 상기 포토레지스트 패턴을 식각 마스크로 하는 이방성 건식식각에 의해서 제1질화막(24), 제1전도막(23) 및 제1산화막(22)의 일부를 순차적으로 제거한 후에 실리콘 기판(21)의 일부를 제거하여 소자분리영역(Field)과 활성영역(Active)을 정의하는 트렌치(T)를 형성한다. 그리고, 상기 포토레지스트 패턴은 세정공정에 의해서 제거된다. 이때, 실리콘 기판(21)에 대한 식각공정은 상기 포토레지스트 패턴을 제거한 후에, 제1질화막(24)을 식각 마스크로 하여 수행될 수 있다.
이 후에, 도 2c를 참조하면, STI 소자분리 절연막 형성을 위한 실리콘 기판(21)의 식각시 발생된 각진 반도체 식각계면을 둥글게 완화시켜 소자의 신뢰성을 증가시키기 위한 코너 라운딩(corner rounding) 공정의 일환으로, 그리고 후속 증착 공정을 통한 STI 갭필(gap-fill) 절연막과 반도체 기판과의 계면특성을 향상시켜 반도체 소자의 off 특성을 개선시키기 위해서 라이너 열산화 공정(liner oxidation)을 진행시킨다. 그 결과 제1질화막(24)과 제1산화막(22)의 패턴을 통해서 노출되는 제1전도막(23)의 일부와 실리콘 기판(21)내의 트렌치(T) 영역은 열산화되어 열산화막(21a, 23a)이 형성된다.
이때, 트렌치(T) 영역에 형성된 열산화막(21a)은 약 100~200Å 정도의 두께를 갖고, 제1전도막(23)에 형성된 열산화막(23a)은 약 200~500Å 정도의 두께를 갖는다. 이는 폴리 실리콘이나 비정질 실리콘인 단결정 실리콘에 비해서 열산화율이 더 크기 때문이다. 따라서, 이러한 산화율의 차이를 이용하여 기존의 라이너 열산화 타켓(target)으로 열산화 공정을 진행하더라도 충분한 STI 디보트 방지막의 형성이 가능해진다.
한편, 상술된 라이너 열산화 공정은 실리콘 기판(21)은 트렌치(T)를 형성한 후에 실시되었지만, 본 발명의 다른 실시예에 따르면 상기 라이너 열산화 공정은 제1산화막(22)과 제1전도막(23)과 제1질화막(24)을 패터닝한 후에 그리고 트렌치(T)를 형성하기 전에 실시되며, 제1전도막(23)은 자체정렬(self-align) 방식에 의해 선택적으로 산화될 수 있다. 그리고, 실리콘 기판(21)에 형성된 트렌치에 소자 분리막용 절연물질을 증착한 후에 소자 분리막의 절연특성을 향상시키기 위하여 덴시파이(densify) 열산화 공정을 실시한다.
도 2d를 참조하면, 트렌치(T)가 형성된 실리콘 기판의 전면에 화학기상증착공정 등에 의해서 트렌치(T)가 매립될 수 있을 정도의 두께로 절연물질을 증착시킨 후 제1질화막(24)이 노출될 때까지 화학기계적 연마(CMP)와 같은 평탄화 공정을 수행하여 트렌치(T)를 매립하고 있는 소자 분리막(25)을 형성한다. 이때, 상기 절연물질은 LP-CVD-Oxide, PE-CVD-Oxide, HDP-CVD-Oxide, PSG, BSG, BPSG, O3-TEOS, SOG 등의 절연막과 측면 증착율이 양호한 도핑되지 않은 폴리 실리콘으로 이루어진 그룹으로부터 선택된 적어도 하나 이상의 물질로 구성된다. 실질적으로, 상술된 평탄화 공정은 화학기계적 연마(CMP)를 포함한 모든 종류의 등방성 식각을 결합한 형태와 리버스 액티브 마스크(reverse active mask)와 식각공정을 통한 경우를 포함하여 실시된다.
그리고, 제1질화막(24)은 상술된 바와 같이 CMP 정지막으로 작용한다. 한편, 상기 평탄화 공정은 상기 화학기계적 연마를 포함한 모든 종류의 등방성 식각을 결합한 형태와 리버스 액티브 마스크(reverse active mask) 및 식각공정을 통한 경우를 포함하여 진행될 수 있다.
도 2e를 참조하면, 트렌치(T)를 매립하고 있는 소자 분리막(25)을 식각 방지막으로 하는 습식식각공정에 의한 등방성 식각에 의해서 제1전도막(23)과 열산화막(23a)이 노출될 때까지 제1질화막(24)을 제거한다. 이 후에, 소자 분리막(25)과 열산화막(23a)을 식각 마스크로 하는 건식식각공정에 의한 이방성 식각에 의해서 제1산화막(22)이 노출될 때까지 제1전도막(23)을 제거한다.
한편, 상술된 연속적인 식각공정은 질화물질을 제거하기 위한 H2SO4와 폴리 실리콘을 제거하기 위한 HNO3를 용매로 사용하는 등방성 습식식각공정을 이용하여 진행될 수 있다. 그리고, 폴리 실리콘은 산화막 대비 고선택적 이방성 건식식각공정을 통해 제거될 수도 있다.
결과적으로, 소자 분리막(25)과 실리콘 기판(21)의 액티브 영역의 경계면에서 제1산화막(22)의 높이에 열산화막(23a)의 높이가 추가되므로 후속 공정에서 디보트가 형성되는 것을 방지할 수 있다. 그리고, 열산화막(23a)의 높이는 제1산화막(22) 상에 적층되는 제1전도막(23)의 적층높이에 따라서 조절될 수 있으므로 디보트가 형성되는 것을 효과적으로 방지할 수 있다.
예를 들어, 도 3을 참조하면, 도 2e의 구조를 갖는 실리콘 기판(21)이 후속 공정의 웰 임플랜트(well implant) 공정과 MOS(metal oxide semiconductio) 소자의 게이트 절연막 형성공정을 진행하기 위한 전세정 공정이 완료되면, 산화물질로 이루어져 있는 소자 분리막(25)과, 열산화막(23a)과 제1산화막(22)이 세정되어 실리콘 기판(21)의 액티브 영역과 소자 분리막(25a)의 경계면에서 약간 위로 볼록 돌출하고 있는 산화물 어깨모양 혹은 전체적으로 보면 모자를 덮어쓴듯한 산화물 캡(22a; oxide cap)이 얻어진다. 결과적으로, 트렌치(T)에 형성되어 잔류하는 소자 분리막(25a)에는 산화물 캡(22a)에 의해서 디보트가 형성되지 않는다.
도 2e를 다시 참조하면, 열산화막(23a)을 식각 마스크로 하여 제1전도막(23)을 제거한 후에 열산화 공정을 진행하여, 실리콘 기판(21) 상에 잔류하는 막을 전면적으로 산화시킴으로써, 후속 웰 임플랜트 공정시 임플랜트 채널링(implant channeling)을 방지하기 위한 스크린 산화막(screen oxide layer)으로 이용하거나 혹은 상부의 제1질화막(24)이 완벽하게 제거되지 않아서 후속의 게이트 산화막 형성시 GOX Thining이 발생하는 것을 방지하거나 또는 Kooi effect로 잘 알려진 실 모양의 SiN[LOCOS(local oxidation of silicon) 공정에서 자주 발생하는 것과 같은 화이트 리본(white ribon)]을 효과적으로 제거한다.
본 발명의 바람직한 실시예에 따르면, 소자 분리막(25)과 열산화막(23a)의 식각특성이 상이한 경우에, 소자 분리막(25)의 모폴러지(morphology)를 개선시키기 위하여 반도체 소자의 게이트 산화막 증착 전세정공정 혹은 전세정 공정 이전에 소자 분리막을 식각하는 단계를 포함한다.
본 발명에 따르면, 실리콘 기판에 트렌치를 형성하여 활성영역과 소자분리영역으로 구분한 후 열산화 공정에 의해서 상기 트렌치를 통해 노출된 실리콘을 열산화시킴으로써 상기 트렌치에 형성되는 소자 분리막에 디보트가 형성되는 것을 방지하여 반도체 장치의 신뢰성을 향상시킬 수 있다.
상기 내용은 본 발명의 바람직한 실시예를 단지 예시한 것으로 본 발명이 속하는 분야의 당업자는 첨부된 청구범위에 기재된 본 발명의 사상 및 요지로부터 벗어나지 않도록 본 발명에 대한 수정 및 변경을 가할 수 있다는 것을 인식하여야 한다.
도 1a 내지 도 1c는 종래기술에 따른 소자 분리막의 형성과정을 나타낸 도면들이다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 소자 분리막 형성방법을 나타낸 도면들이다.
도 3은 본 발명에 따라서 반도체 소자의 게이트 절연막 형성공정 전세정 공정이 완료된 개략적인 단면도이다.
< 도면의 주요부분에 대한 부호의 설명 >
21 : 실리콘 기판
22 : 제1산화막
23 : 제1전도막
24 : 제1질화막
25 : 소자 분리막

Claims (9)

  1. 실리콘 기판 상에 순차적으로 증착되어 있는 제1산화막과 제1전도막과 제1질화막을 소정 형상으로 패터닝하여 상기 실리콘 기판에 트렌치를 형성하는 단계와;
    상기 제1질화막과 제1산화막의 패턴을 통해서 노출되는 상기 제1전도막의 일부와 상기 실리콘 기판의 상기 트렌치에 라이너 열산화 공정을 실시하여 열산화막을 형성하는 단계와;
    상기 트렌치가 매립될 수 있도록 상기 실리콘 기판의 전면에 절연물질을 증착시키는 단계와;
    상기 제1질화막이 노출되도록 평탄화공정을 수행하여 상기 트렌치를 매립하고 있는 소자 분리막을 형성하는 단계와; 그리고
    상기 소자 분리막과 상기 열산화막을 식각 마스크로 하는 식각 공정에 의해서 상기 제1산화막이 노출되도록 상기 제1질화막과 상기 제1전도막을 순차적으로 제거하는 단계를 포함하는 반도체 장치의 소자 분리막 형성방법.
  2. 제1항에 있어서,
    상기 제1전도막에 열산화막이 형성되는 라이너 열산화 공정에 의해서 상기 트렌치를 통해서 노출되는 상기 실리콘 기판에도 열산화막이 형성되는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  3. 제2항에 있어서,
    상기 실리콘 기판의 열산화막이 100~200Å의 두께로 성장할 때 상기 제1전도막의 열산화막은 200~500Å의 두께로 성장하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  4. 제1항에 있어서,
    상기 제1질화막은 상기 소자 분리막을 식각 마스크로 하는 등방성 식각공정에 의해서 제거되는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  5. 제4항에 있어서,
    상기 제1전도막은 상기 소자 분리막과 상기 열산화막을 식각 마스크로 하는 이방성 식각공정에 의해서 제거되는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  6. 제1항에 있어서,
    상기 제1질화막과 제1전도막은 질화물질 제거용 H2SO4와 폴리 실리콘 제거용 HNO3를 용매로 하는 등방성 식각공정에 의해서 제거되는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  7. 제1항에 있어서,
    상기 제1전도막은 열산화 공정에 의해서 절연막으로 성질이 변화될 수 있는 폴리 실리콘, 비정질 실리콘, 다공성 실리콘 및 금속으로 이루어진 그룹으로부터 선택되는 적어도 하나의 물질로 이루어진 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  8. 제1항에 있어서,
    상기 열산화막을 식각 마스크로 하여 상기 제1전도막을 제거한 후에 상기 실리콘 기판 상에 잔류하는 막을 전면적으로 열산화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  9. 제1항에 있어서,
    상기 소자 분리막과 열산화막의 식각특성이 상이한 경우에 반도체 소자의 게이트 산화막 증착 전세정공정 혹은 전세정 공정 이전에 상기 소자 분리막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
KR10-2003-0058008A 2003-08-21 2003-08-21 반도체 장치의 소자 분리막 형성방법 Expired - Fee Related KR100525916B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0058008A KR100525916B1 (ko) 2003-08-21 2003-08-21 반도체 장치의 소자 분리막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0058008A KR100525916B1 (ko) 2003-08-21 2003-08-21 반도체 장치의 소자 분리막 형성방법

Publications (2)

Publication Number Publication Date
KR20050020239A KR20050020239A (ko) 2005-03-04
KR100525916B1 true KR100525916B1 (ko) 2005-11-04

Family

ID=37229186

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0058008A Expired - Fee Related KR100525916B1 (ko) 2003-08-21 2003-08-21 반도체 장치의 소자 분리막 형성방법

Country Status (1)

Country Link
KR (1) KR100525916B1 (ko)

Also Published As

Publication number Publication date
KR20050020239A (ko) 2005-03-04

Similar Documents

Publication Publication Date Title
US5885883A (en) Methods of forming trench-based isolation regions with reduced susceptibility to edge defects
US6864152B1 (en) Fabrication of trenches with multiple depths on the same substrate
US6121110A (en) Trench isolation method for semiconductor device
US6071792A (en) Methods of forming shallow trench isolation regions using plasma deposition techniques
US6107140A (en) Method of patterning gate electrode conductor with ultra-thin gate oxide
US6271147B1 (en) Methods of forming trench isolation regions using spin-on material
KR20010046153A (ko) 반도체장치의 트렌치 구조의 소자분리막 형성방법
KR100520196B1 (ko) 반도체 장치의 소자 분리막 형성방법
US20050020075A1 (en) Method for forming isolation film for semiconductor devices
KR100278883B1 (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100538073B1 (ko) 반도체 장치의 소자 분리막 형성방법
KR20050020239A (ko) 반도체 장치의 소자 분리막 형성방법
KR100505604B1 (ko) 트렌치 소자분리 방법
KR100524916B1 (ko) 반도체 집적회로의 트렌치 소자분리방법
KR20010011642A (ko) 반도체장치의 소자분리막 형성방법
JP2003037161A (ja) 半導体装置及びその製造方法
KR100195206B1 (ko) 트렌치를 이용한 반도체 소자 분리 방법
KR100353828B1 (ko) 반도체소자의 소자 격리막 형성 방법
KR101006510B1 (ko) 반도체소자의 소자분리막 형성방법
KR100973262B1 (ko) 반도체소자의 소자분리막 형성방법
KR100984854B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100621756B1 (ko) 컨택 스파이킹을 방지할 수 있는 반도체 소자의 제조 방법
KR100561974B1 (ko) 반도체 소자의 제조방법
KR100418576B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR100922962B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

N231 Notification of change of applicant
PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

FPAY Annual fee payment

Payment date: 20130916

Year of fee payment: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

FPAY Annual fee payment

Payment date: 20140917

Year of fee payment: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

FPAY Annual fee payment

Payment date: 20150923

Year of fee payment: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

FPAY Annual fee payment

Payment date: 20160926

Year of fee payment: 12

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

FPAY Annual fee payment

Payment date: 20170920

Year of fee payment: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

FPAY Annual fee payment

Payment date: 20180918

Year of fee payment: 14

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 14

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 15

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 16

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R14-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20211027

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20211027

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000