KR100525923B1 - 플래쉬 메모리 장치용 전압 생성기 - Google Patents

플래쉬 메모리 장치용 전압 생성기 Download PDF

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Abstract

본 발명은 플래쉬 메모리 장치용 전압 생성기에 관한 것으로, 과도 소거된 플래쉬 메모리 셀의 셀 전류와 약하게 프로그램된 다수의 플래쉬 메모리 셀의 셀 전류를 다수의 비교기를 이용하여 각각 비교하고 그에 따라 저전압 검출기 및 다수의 차지 펌프 회로를 구동함으로써 온도, 전원 전압 및 공정의 변화에 의해 영향을 받지 않는 회로를 구현할 수 있을 뿐만 아니라 플래쉬 메모리 셀의 문턱 전압을 조절하여 저전압 검출점(low voltage detection point)이나 레귤레이션점(regulation point)을 자유롭게 조절할 수 있는 플래쉬 메모리 장치용 전압 생성기가 제시된다.

Description

플래쉬 메모리 장치용 전압 생성기{Voltage generator for flash memory device}
본 발명은 플래쉬 메모리 장치용 전압 생성기에 관한 것으로, 특히 과도 소거된 플래쉬 메모리 셀의 셀 전류와 약하게 프로그램된 다수의 플래쉬 메모리 셀의 셀 전류를 다수의 비교기를 이용하여 각각 비교하고 그에 따라 저전압 검출기 및 다수의 차지 펌프 회로를 구동함으로써 온도, 전원 전압 및 공정의 변화에 의해 영향을 받지 않는 회로를 구현할 수 있을 뿐만 아니라 플래쉬 메모리 셀의 문턱 전압을 조절하여 저전압 검출점(low voltage detection point)이나 레귤레이션점(regulation point)을 자유롭게 조절할 수 있는 플래쉬 메모리 장치용 전압 생성기에 관한 것이다.
플래쉬 메모리 소자에서는 셀을 프로그램하거나 소거하기 위해 셀의 각 단자에 소정의 고전압을 인가해야 한다. 이렇게 셀의 각 단자에 인가하기 위한 고전압을 발생시키기 위해 펌핑 회로와 레귤레이션 회로로 구성된 다수의 차지 펌프 회로가 필요하며, 낮은 전압에서는 올바른 프로그램 또는 소거 동작이 이루어지기 어렵기 때문에 저전압을 검출하는 저전압 검출기가 필요하다. 또한, 저전압 검출기 및 다수의 차지 펌프 회로가 동작하기 위해서는 기준 전압과 소정 전압을 비교하는 다수의 비교기가 필요하며, 기준 전압을 발생시키는 기준 전압 발생 회로가 필요하다.
이와 같이 저전압 검출기와 다수의 비교기 및 차지 펌프 회로를 포함하는 일반적인 플래쉬 메모리 장치용 전압 생성기를 도 1에 도시하였는데, 그 구성 및 동작을 설명하면 다음과 같다.
제 1 및 제 2 저항(R11 및 R12)에 의해 전원 전압(Vcc)이 분배되면, 제 1 비교기(105)는 분배된 전압과 기준 전압 발생 회로(101)로부터 발생된 기준 전압(Vref)을 비교하여 저전압 검출 신호(LVCC)를 출력한다. 제 1 차지 펌프 회로(102)는 셀의 제 1 단자에 인가하기 위한 포지티브 고전압(VPPD)을 생성하고, 제 2 차지 펌프 회로(103)는 셀의 제 2 단자에 인가하기 위한 포지티브 고전압(VPPI)을 생성하며, 제 3 차지 펌프 회로(104)는 셀의 제 3 단자에 인가하기 위한 네가티브 고전압(VEEI)을 생성한다. 이러한 제 1, 제 2 및 제 3 차지 펌프 회로(102, 103 및 104) 각각은 고전압을 펌핑하기 위한 펌핑 회로와 펌핑 회로의 펌핑 전압을 원하는 레벨로 레귤레이션하기 위한 레귤레이션 회로로 구성된다. 제 1 차지 펌프 회로(102)의 출력 전압(VPPD)은 다수의 PMOS 트랜지스터가 다이오드 접속된 제 1 전압 디바이더(109)에 의해 분배되고, 제 2 비교기(106)는 제 1 전압 디바이더(109)의 분배 전압(V1)과 기준 전압(Vref)를 비교하여 그 결과에 따라 제 1 차지 펌프 회로(102)의 동작을 제어한다. 제 2 차지 펌프 회로(103)의 출력 전압(VPPI)은 다수의 PMOS 트랜지스터가 다이오드 접속된 제 2 전압 디바이더(110)에 의해 분배되고, 제 3 비교기(107)는 제 2 전압 디바이더(110)의 분배 전압(V2)과 기준 전압(Vref)를 비교하여 그 결과에 따라 제 2 차지 펌프 회로(103)의 동작을 제어한다. 또한, 제 3 차지 펌프 회로(104)의 출력 전압(VEEI)은 다수의 NMOS 트랜지스터가 다이오드 접속된 제 3 전압 디바이더(111)에 의해 분배되고, 제 4 비교기(108)는 제 3 전압 디바이더(111)의 분배 전압(V3)과 기준 전압(Vref)를 비교하여 그 결과에 따라 제 3 차지 펌프 회로(104)의 동작을 제어한다.
상기와 같이 구성되는 플래쉬 메모리 장치용 전압 생성기는 기준 전압 발생 회로에서 발생된 기준 전압과 각각의 비교 전압을 비교하여 동작하게 된다. 그런데, 기준 전압 발생 회로는 온도나 공정 뿐만 아니라 전원 전압의 변화에도 크게 영향을 받기 때문에 플래쉬 메모리 장치의 정확한 저전압 검출이나 레귤레이션을 위해서는 이들의 변화에도 영향을 받지 않는 기준 전압 발생 회로를 필요로 한다. 그러나, 이러한 특성을 모두 갖는 기준 전압 발생 회로는 구성하기 어려울 뿐만 아니라 실제 회로와 시뮬레이션 결과 사이의 차이가 발생할 경우 회로를 다시 수정해야 하는 문제점이 있다.
본 발명의 목적은 온도, 공정 또는 전원 전압의 변화에도 영향을 받지 않고 정확하게 저전압 검출 및 레귤레이션할 수 있는 플래쉬 메모리 장치용 전압 생성기를 제공하는데 있다.
본 발명의 다른 목적은 과도 소거된 플래쉬 메모리 셀의 셀 전류와 약하게 프로그램된 플래쉬 메모리 셀이 셀 전류를 비교하여 온도, 공정 또는 전원 전압의 변화에도 영향을 받지 않고 정확하게 저전압 검출 및 레귤레이션할 수 있는 플래쉬 메모리 장치용 전압 생성기를 제공하는데 있다.
본 발명의 또다른 목적은 과도 소거된 플래쉬 메모리 셀 및 약하게 프로그램된 플래쉬 메모리 셀의 문턱 전압을 조절하여 셀 전류를 조절함으로써 저전압 검출점이나 레귤레이션점을 자유롭게 조절할 수 있는 플래쉬 메모리 장치용 전압 생성기를 제공하는데 있다.
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본 발명에 따른 플래쉬 메모리 장치용 전압 생성기는 서로 다른 상태의 두 플래쉬 메모리 셀의 셀 전류를 비교하여 전원 전압의 변화를 검출하기 위한 저전압 검출기; 및 서로 다른 상태의 적어도 둘 이상의 플래쉬 메모리 셀의 셀 전류를 비교하고 그 결과에 따라 적어도 하나 이상의 소정의 고전압을 생성하기 위한 고전압 발생 수단을 포함하며, 상기 고전압 발생 수단은 과도 소거된 플래쉬 메모리 셀; 적어도 하나 이상의 프로그램된 플래쉬 메모리 셀; 상기 과도 소거된 플래쉬 메모리 셀과 상기 프로그램된 플래쉬 메모리 셀의 드레인 전위를 각각 조절하기 위한 적어도 하나 이상의 드레인 바이어스 회로; 전원 전압을 소정의 고전압으로 펌핑하고 소정 레벨로 레귤레이션하기 위한 적어도 하나 이상의 차지 펌프 회로; 상기 차지 펌프 회로의 출력을 각각 분배하기 위한 적어도 하나 이상의 전압 디바이더; 및 상기 과도 소거된 플래쉬 메모리 셀의 셀 전류를 기준으로 상기 프로그램된 플래쉬 메모리 셀의 셀 전류를 각각 비교하고 그 결과에 따라 상기 차지 펌프 회로를 제어하기 위한 적어도 하나 이상의 비교기를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 플래쉬 메모리 장치용 전압 생성기는 전원 전압을 공급하기 위한 적어도 하나 이상의 부하 수단과, 상기 전원 전압을 소정의 고전압으로 펌핑하고 소정 레벨로 레귤레이션하기 위한 적어도 하나 이상의 차지 펌프 회로와, 상기 차지 펌프 회로의 출력을 각각 분배하기 위한 적어도 하나 이상의 전압 디바이더와, 과도 소거된 플래쉬 메모리 셀과, 프로그램된 적어도 하나 이상의 플래쉬 메모리 셀과, 상기 과도 소거된 플래쉬 메모리 셀과 상기 프로그램된 적어도 하나 이상의 플래쉬 메모리 셀의 드레인 전위를 각각 조절하기 위한 적어도 둘 이상의 드레인 바이어스 회로와, 상기 드레인 바이어스 회로에 의해 구동되어 상기 전원 단자와 상기 플래쉬 메모리 셀의 전류 경로를 설정하기 위한 적어도 둘 이상의 스위칭 수단과, 상기 과도 소거된 플래쉬 메모리 셀의 셀 전류를 기준으로 상기 프로그램된 플래쉬 메모리 셀의 셀 전류 각각을 비교하여 상기 전원 전압의 저하를 검출하거나 상기 차지 펌프 회로를 제어하기 위한 적어도 둘 이상의 비교기를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 2는 본 발명에 따른 저전압 검출기와 다수의 비교기 및 차지 펌프 회로를 포함하는 플래쉬 메모리 장치용 전압 생성기의 구성도로서, 그 구성을 설명하면 다음과 같다.
전원 단자(Vcc)와 제 1 내지 제 5 노드(Q21 내지 Q25) 사이에 제 1 내지 제 5 부하 수단(201 내지 205)이 각각 접속된다. 제 1 내지 제 5 노드(Q21 내지 Q25)와 접지 단자(Vss) 사이에 제 1 내지 제 5 NMOS 트랜지스터(N21 내지 N25) 및 제 1 내지 제 5 플래쉬 메모리 셀(M21 내지 M25)이 각각 직렬 접속된다. 제 1 내지 제 5 NMOS 트랜지스터(N21 내지 N25)는 제 1 내지 제 5 드레인 바이어스 회로(206 내지 210)에 의해 구동되는데, 제 1 내지 제 5 드레인 바이어스 회로(206 내지 210)는 제 1 내지 제 5 플래쉬 메모리 셀(M21 내지 M25)의 드레인 전위를 조절하기 위한 회로이다. 한편, 제 1 플래쉬 메모리 셀(M21)은 게이트 단자가 접지 단자(Vss)에 접속되고, 제 2 플래쉬 메모리 셀(M22)은 게이트 단자가 전원 단자(Vcc)에 접속된다. 그리고, 제 3 내지 제 5 플래쉬 메모리 셀(M23 내지 M25)은 게이트 단자에 제 1 내지 제 3 전압 디바이더(218 내지 220)에 의한 분배 전압이 인가된다.
제 1 비교기(214)는 제 1 노드(Q21)의 전위와 제 2 노드(Q22)의 전위를 비교하여 그 결과에 따라 저전압을 검출하여 저전압 검출 신호(LVCC)를 출력한다. 그리고, 제 2 내지 제 4 비교기(215 내지 217)는 제 1 노드(Q21)의 전위와 제 3 내지 제 5 노드(Q23 내지 Q25)의 전위를 각각 비교하여 그 결과에 따라 제 1 내지 제 3 차지 펌프 회로(211 내지 213)의 동작을 제어한다.
제 1 차지 펌프 회로(211)는 메인 메모리 셀(도시안됨)의 제 1 단자에 인가하기 위한 포지티브 고전압(VPPD)을 생성하고, 제 2 차지 펌프 회로(212)는 메인 메모리 셀의 제 2 단자에 인가하기 위한 포지티브 고전압(VPPI)을 생성하며, 제 3 차지 펌프 회로(213)는 메인 메모리 셀의 제 3 단자에 인가하기 위한 네가티브 고전압(VEEI)을 생성한다. 이러한 제 1, 제 2 및 제 3 차지 펌프 회로(211, 212 및 213) 각각은 고전압을 펌핑하기 위한 펌핑 회로와 펌핑 회로의 펌핑 전압을 원하는 레벨로 레귤레이션하기 위한 레귤레이션 회로로 구성된다.
제 1 전압 디바이더(218)는 제 1 차지 펌프 회로(211)의 출력 전압(VPPD)을 분배하고, 이 분배 전압은 제 3 플래쉬 메모리 셀(M23)의 게이트 단자에 인가된다. 제 2 전압 디바이더(219)는 제 2 차지 펌프 회로(212)의 출력 전압(VPPI)을 분배하고, 이 분배 전압은 제 4 플래쉬 메모리 셀(M24)의 게이트 단자에 인가된다. 또한, 제 3 전압 디바이더(220)는 제 3 차지 펌프 회로(213)의 출력 전압(VEEI)을 분배하고, 이 분배 전압은 제 5 플래쉬 메모리 셀(M25)의 게이트 단자에 인가된다.
여기서, 제 1 플래쉬 메모리 셀(M21)은 과도 소거된 상태를 유지하며, 제 2 내지 제 5 플래쉬 메모리 셀(M22 내지 M25)은 각각 약하게 프로그램된 상태를 유지한다. 따라서, 제 1 플래쉬 메모리 셀(M21)은 전원 전압(Vcc)의 변화에 관계없이 일정한 셀 전류가 흐르게 되고, 제 2 내지 제 5 플래쉬 메모리 셀(M22 내지 M25)은 전원 전압(Vcc)이 변화하게 되면 셀 전류가 변화하게 된다. 한편, 제 1 내지 제 5 플래쉬 메모리 셀(M21 내지 M25) 각각의 문턱 전압을 조절하면 이들 각각의 셀 전류를 조절할 수 있다. 이에 의해 원하는 저전압 검출점 또는 레귤레이션점을 조절할 수 있다.
상기와 같이 구성되는 본 발명에 따른 플래쉬 메모리 장치용 전압 생성기의 구동 방법을 개략적으로 설명하면 다음과 같다.
제 1 내지 제 5 부하 수단(201 내지 205)을 통해 제 1 내지 제 5 노드(Q21 내지 Q25)으로 전원 전압(Vcc)이 인가되면 제 1 내지 제 5 드레인 바이어스 회로(206 내지 210)에 의해 제 1 내지 제 5 NMOS 트랜지스터(N21 내지 N25)가 제어되어 전원 단자(Vcc)와 접지 단자(Vss) 사이에 전류 경로가 설정된다. 따라서, 제 1 내지 제 5 플래쉬 메모리 셀(M21 내지 M25) 각각을 통해 접지 단자(Vss)로 흐르는 전류량에 따라 제 1 내지 제 5 노드(Q21 내지 Q25)의 전위가 결정되고, 제 1 노드(Q21)의 전위를 기준으로 제 2 내지 제 5 노드(Q22 내지 Q25)의 전위를 제 1 내지 제 4 비교기(214 내지 217)가 각각 비교하여 그 결과에 따라 저전압 검출 신호(LVCC)를 출력하거나 제 1 내지 제 3 차지 펌프 회로(211 내지 213)의 동작을 제어한다. 한편, 제 1 내지 제 3 차지 펌프 회로(211 내지 213)의 출력은 제 1 내지 제 3 전압 디바이더(218 내지 220)에 의해 분배되고, 이들 분배 전압은 제 3 내지 제 5 플래쉬 메모리 셀(M23 내지 M25)의 게이트 단자에 인가되어 이들의 전류량이 조절되고, 이에 따라 제 3 내지 제 5 노드(Q23 내지 Q25)의 전위가 조절된다.
본 발명에 따른 플래쉬 메모리 장치의 구동 방법을 좀더 자세히 설명하면 다음과 같다.
전원 전압(Vcc)이 인가되어 전원 단자(Vcc)와 접지 단자(Vss) 사이에 전류 경로가 설정되면, 게이트 단자가 접지 단자(Vss)에 접속된 제 1 플래쉬 메모리 셀(M21)의 셀 전류는 일정하게 유지되고, 이에 따라 제 1 노드(Q21)는 일정한 전위를 유지하게 된다. 한편, 전원 전압(Vcc)이 변화됨에 따라 게이트 단자에 전원 전압(Vcc)이 인가되는 제 2 플래쉬 메모리 셀(M22)의 셀 전류도 변화하게 되는데, 이에 따라 제 2 노드(Q22)의 전위도 변화하게 된다. 이러한 제 1 플래쉬 메모리 셀(M21)의 셀 전류를 기준으로한 제 2 플래쉬 메모리 셀(M22)의 셀 전류의 변화, 즉 제 1 노드(Q21)의 전위를 기준으로한 제 2 노드(Q22)의 전위를 제 1 비교기(214)가 비교하여 저전압을 검출하는 저전압 검출 신호(LVCC)를 출력한다.
제 1 차지 펌프 회로(211)는 제 2 비교기(215)의 출력에 따라 메인 메모리 셀의 제 1 단자에 인가하기 위한 포지티브 고전압(VPPD)을 생성하는데, 제 1 차지 펌프 회로(211)에서 생성된 포지티브 고전압(VPPD)은 메인 메모리 셀의 제 1 단자에 인가됨과 동시에 제 1 전압 디바이더(218)에 의해 분배되고, 제 1 전압 디바이더(218)에 의한 분배 전압은 제 3 플래쉬 메모리 셀(M23)의 게이트 단자에 인가되어 제 3 플래쉬 메모리 셀(M23)의 셀 전류를 조절한다. 이에 의해 제 3 노드(Q23)의 전위가 조절되고, 제 3 노드(Q23)의 전위는 제 1 노드(Q21)의 전위와 함께 제 2 비교기(215)에 의해 비교된다. 제 2 비교기(215)의 비교 결과에 따라 제 1 차지 펌프 회로(211)의 동작이 제어된다.
제 2 차지 펌프 회로(212)는 제 3 비교기(216)의 출력에 따라 메인 메모리 셀의 제 2 단자에 인가하기 위한 포지티브 고전압(VPPI)을 생성하는데, 제 2 차지 펌프 회로(212)에서 생성된 포지티브 고전압(VPPI)은 메인 메모리 셀의 제 2 단자에 인가됨과 동시에 제 2 전압 디바이더(219)에 의해 분배되고, 제 2 전압 디바이더(219)에 의한 분배 전압은 제 4 플래쉬 메모리 셀(M24)의 게이트 단자에 인가되어 제 4 플래쉬 메모리 셀(M24)의 셀 전류를 조절한다. 이에 의해 제 4 노드(Q24)의 전위가 조절되고, 제 4 노드(Q24)의 전위는 제 1 노드(Q21)의 전위와 함께 제 3 비교기(216)에 의해 비교된다. 제 3 비교기(216)의 비교 결과에 따라 제 2 차지 펌프 회로(212)의 동작이 제어된다.
제 3 차지 펌프 회로(213)는 제 4 비교기(217)의 출력에 따라 메인 메모리 셀의 제 3 단자에 인가하기 위한 네가티브 고전압(VEEI)을 생성하는데, 제 3 차지 펌프 회로(213)에서 생성된 네가티브 고전압(VEEI)은 메인 메모리 셀의 제 3 단자에 인가됨과 동시에 제 3 전압 디바이더(220)에 의해 분배되고, 제 3 전압 디바이더(220)에 의한 분배 전압은 제 5 플래쉬 메모리 셀(M25)의 게이트 단자에 인가되어 제 5 플래쉬 메모리 셀(M25)의 셀 전류를 조절한다. 이에 의해 제 5 노드(Q25)의 전위가 조절되고, 제 5 노드(Q25)의 전위는 제 1 노드(Q21)의 전위와 함께 제 4 비교기(217)에 의해 비교된다. 제 4 비교기(217)의 비교 결과에 따라 제 3 차지 펌프 회로(213)의 동작이 제어된다.
도 3은 도 2의 상세 회로도로서, 부하 수단은 게이트 단자가 전원 단자(Vcc)에 접속된 NMOS 트랜지스터(N31 내지 N35)로 구성하였고, 드레인 바이어스 회로는 플래쉬 메모리 셀의 드레인 단자의 전위를 반전시키는 인버터(I31 내지 I35)로 구성하였다. 또한, 제 1 및 제 2 전압 디바이더는 다수의 PMOS 트랜지스터를 다이오드 연결하여 구성하였으며, 제 3 전압 디바이더는 다수의 NMOS 트랜지스터를 다이오드 연결하여 구성하였다. 여기서, 부하 수단은 게이트 단자가 전원 단자(Vcc)에 접속된 NMOS 트랜지스터 뿐만 아니라 게이트 단자가 접지 단자(Vss)에 접속된 PMOS 트랜지스터, 다이오드 또는 저항등 여러가지로 변형이 가능하다.
도 4는 본 발명에 따른 플래쉬 메모리 장치용 전압 생성기를 이용하여 저전압을 검출할 경우의 전류 및 전압 변화 그래프로서, 제 1 플래쉬 메모리 셀의 셀 전류(A)와 제 2 플래쉬 메모리 셀의 셀 전류(B)가 교차하는 점에서 제 1 비교기에 입력되는 제 1 노드(Q21)의 전위와 제 2 노드(Q22)의 전위도 교차하게 되고, 이 점이 저전압 검출점이 된다. 즉, 전원 전압(Vcc)이 낮아짐에 따라 제 2 플래쉬 메모리 셀의 셀 전류(B)가 제 1 플래쉬 메모리 셀의 셀 전류(A)보다 낮아지는 점이 발생되고, 이 점에서 제 2 노드(Q22)의 전위가 제 1 노드(Q21)의 전위보다 낮아지게 되는데, 이 점이 저전압 검출점이 된다.
도 5는 본 발명에 따른 플래쉬 메모리 장치용 전압 생성기를 이용하여 레귤레이션할 경우의 전류 및 전압 변화 그래프로서, 제 1 플래쉬 메모리 셀의 셀 전류(C)와 제 3 플래쉬 메모리 셀의 셀 전류(D)가 교차하는 점에서 제 2 비교기에 입력되는 제 1 노드(Q21)의 전위와 제 3 노드(Q23)의 전위가 교차하게 되고, 이 점이 레귤레이션점이 된다. 즉, 제 1 차지 펌프 회로의 펌핑 전압(VPPD)가 증가함에 따라 제 1 전압 디바이더에서의 분배 전압도 증가하게 되고, 이에 따라 제 3 플래쉬 메모리 셀의 게이트에 인가되는 전압도 증가하게 된다. 따라서, 제 3 플래쉬 메모리 셀을 통해 흐르는 전류량이 증가하게 되고, 이에 의해 제 3 노드의 전위는 낮아지게 되는데, 이점이 레귤레이션점이 된다.
상술한 바와 같이 본 발명에 의하면, 과도 소거된 플래쉬 메모리 셀의 셀 전류와 약하게 프로그램된 다수의 플래쉬 메모리 셀의 셀 전류를 다수의 비교기를 이용하여 각각 비교하고 그에 따라 저전압 검출기 및 다수의 차지 펌프 회로를 구동함으로써 기준 전압 발생 회로가 필요하지 않기 때문에 온도, 전원 전압 및 공정의 변화에 의해 회로의 동작이 영향을 받지 않아 회로의 오동작을 방지할 수 있을 뿐만 아니라 플래쉬 메모리 셀의 문턱 전압을 조절하여 저전압 검출점이나 레귤레이션점을 조절할 수 있어 회로를 수정하지 않아도 된다.
도 1은 일반적인 저전압 검출기와 다수의 비교기 및 차지 펌프 회로를 포함하는 플래쉬 메모리 장치용 전압 생성기의 구성도.
도 2는 본 발명에 따른 저전압 검출기와 다수의 비교기 및 차지 펌프 회로를 포함하는 플래쉬 메모리 장치용 전압 생성기의 구성도.
도 3은 도 2의 상세 회로도.
도 4는 본 발명에 따른 플래쉬 메모리 장치용 전압 생성기를 이용하여 저전압을 검출할 경우의 전류 및 전압 변화 그래프.
도 5는 본 발명에 따른 플래쉬 메모리 장치용 전압 생성기를 이용하여 레귤레이션할 경우의 전류 및 전압 변화 그래프.
<도면의 주요 부분에 대한 부호의 설명>
201 내지 205 : 제 1 내지 제 5 부하 수단
206 내지 210 : 제 1 내지 제 5 드레인 바이어스 회로
211 내지 213 : 제 1 내지 제 3 차지 펌프 회로
214 내지 217 : 제 1 내지 제 4 비교기
218 내지 220 : 제 1 내지 제 3 전압 디바이더
M21 내지 M25 : 제 1 내지 제 5 플래쉬 메모리 셀
N21 내지 N25 : 제 1 내지 제 5 NMOS 트랜지스터
Q21 내지 Q25 : 제 1 내지 제 5 노드

Claims (16)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 서로 다른 상태의 두 플래쉬 메모리 셀의 셀 전류를 비교하여 전원 전압의 변화를 검출하기 위한 저전압 검출기; 및
    서로 다른 상태의 적어도 둘 이상의 플래쉬 메모리 셀의 셀 전류를 비교하고 그 결과에 따라 적어도 하나 이상의 소정의 고전압을 생성하기 위한 고전압 발생 수단을 포함하며,
    상기 고전압 발생 수단은 과도 소거된 플래쉬 메모리 셀;
    적어도 하나 이상의 프로그램된 플래쉬 메모리 셀;
    상기 과도 소거된 플래쉬 메모리 셀과 상기 프로그램된 플래쉬 메모리 셀의 드레인 전위를 각각 조절하기 위한 적어도 하나 이상의 드레인 바이어스 회로;
    전원 전압을 소정의 고전압으로 펌핑하고 소정 레벨로 레귤레이션하기 위한 적어도 하나 이상의 차지 펌프 회로;
    상기 차지 펌프 회로의 출력을 각각 분배하기 위한 적어도 하나 이상의 전압 디바이더; 및
    상기 과도 소거된 플래쉬 메모리 셀의 셀 전류를 기준으로 상기 프로그램된 플래쉬 메모리 셀의 셀 전류를 각각 비교하고 그 결과에 따라 상기 차지 펌프 회로를 제어하기 위한 적어도 하나 이상의 비교기를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치용 전압 생성기.
  5. 제 4 항에 있어서, 상기 저전압 검출기는 과도 소거된 플래쉬 메모리 셀;
    프로그램된 플래쉬 메모리 셀; 및
    상기 과도 소거된 플래쉬 메모리 셀의 셀 전류와 상기 프로그램된 플래쉬 메모리 셀의 셀 전류를 비교하기 위한 비교기를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치용 전압 생성기.
  6. 제 5 항에 있어서, 상기 과도 소거된 플래쉬 메모리 셀의 게이트 단자는 접지 단자에 접속되는 것을 특징으로 하는 플래쉬 메모리 장치용 전압 생성기.
  7. 제 5 항에 있어서, 상기 프로그램된 플래쉬 메모리 셀은 자신의 게이트 단자로 전원 전압을 인가받는 것을 특징으로 하는 플래쉬 메모리 장치용 전압 생성기.
  8. 삭제
  9. 제 4 항에 있어서, 상기 과도 소거된 플래쉬 메모리 셀의 게이트 단자는 접지 단자와 접속된 것을 특징으로 하는 플래쉬 메모리 장치용 전압 생성기.
  10. 제 4 항에 있어서, 상기 프로그램된 플래쉬 메모리 셀은 자신의 게이트 단자로 상기 각각의 전압 디바이더에 의한 분배 전압을 각각 인가받는 것을 특징으로 하는 플래쉬 메모리 장치용 전압 생성기.
  11. 전원 전압을 공급하기 위한 적어도 하나 이상의 부하 수단;
    상기 전원 전압을 소정의 고전압으로 펌핑하고 소정 레벨로 레귤레이션하기 위한 적어도 하나 이상의 차지 펌프 회로;
    상기 차지 펌프 회로의 출력을 각각 분배하기 위한 적어도 하나 이상의 전압 디바이더;
    과도 소거된 플래쉬 메모리 셀;
    프로그램된 적어도 하나 이상의 플래쉬 메모리 셀;
    상기 과도 소거된 플래쉬 메모리 셀과 상기 프로그램된 적어도 하나 이상의 플래쉬 메모리 셀의 드레인 전위를 각각 조절하기 위한 적어도 둘 이상의 드레인 바이어스 회로;
    상기 드레인 바이어스 회로에 의해 구동되어 상기 전원 단자와 상기 플래쉬 메모리 셀의 전류 경로를 설정하기 위한 적어도 둘 이상의 스위칭 수단;
    상기 과도 소거된 플래쉬 메모리 셀의 셀 전류를 기준으로 상기 프로그램된 플래쉬 메모리 셀의 셀 전류 각각을 비교하여 상기 전원 전압의 저하를 검출하거나 상기 차지 펌프 회로를 제어하기 위한 적어도 둘 이상의 비교기를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치용 전압 생성기.
  12. 제 11 항에 있어서, 상기 부하 수단은 게이트 단자가 접지 단자에 접속된 PMOS 트랜지스터, 게이트 단자가 전원 단자에 접속된 NMOS 트랜지스터 및 저항 중 어느 하나로 이루어진 것을 특징으로 하는 플래쉬 메모리 장치용 전압 생성기.
  13. 제 11 항에 있어서, 상기 과도 소거된 셀의 게이트 단자는 접지 단자에 접속되는 것을 특징으로 하는 플래쉬 메모리 장치용 전압 생성기.
  14. 제 11 항에 있어서, 상기 프로그램된 셀 중 어느 하나는 게이트 단자로 전원 전압을 인가받고, 나머지는 상기 전압 디바이더에 의한 분배 전압을 각각 인가받는 것을 특징으로 하는 플래쉬 메모리 장치용 전압 생성기.
  15. 제 11 항에 있어서, 상기 드레인 바이어스 회로는 상기 플래쉬 메모리 셀의 드레인 전위를 반전시키는 인버팅 수단을 포함하는 것을 특징으로 하는 플래쉬 메모리 장치용 전압 생성기.
  16. 제 11 항에 있어서, 상기 스위칭 수단은 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 플래쉬 메모리 장치용 전압 생성기.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717851B2 (en) * 2000-10-31 2004-04-06 Sandisk Corporation Method of reducing disturbs in non-volatile memory
US20050149786A1 (en) * 2003-12-19 2005-07-07 Hassan Mohamed A. Apparatus and method for determining threshold voltages in a flash memory unit
US8339102B2 (en) * 2004-02-10 2012-12-25 Spansion Israel Ltd System and method for regulating loading on an integrated circuit power supply
US20240063709A1 (en) * 2022-08-18 2024-02-22 Samsung Electronics Co., Ltd. Apparatus and method controlling peak to peak ripple of charge pump output voltage

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001014869A (ja) * 1999-06-28 2001-01-19 Toshiba Corp フラッシュメモリ及びこのフラッシュメモリを備えたマイクロコンピュータ
KR20030057885A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 전압 레귤레이션 회로
KR20030057884A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 저전압 검출기

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5597274A (en) * 1995-08-17 1997-01-28 Behner; Ray E. Hole cutter
US5822252A (en) * 1996-03-29 1998-10-13 Aplus Integrated Circuits, Inc. Flash memory wordline decoder with overerase repair

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001014869A (ja) * 1999-06-28 2001-01-19 Toshiba Corp フラッシュメモリ及びこのフラッシュメモリを備えたマイクロコンピュータ
KR20030057885A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 전압 레귤레이션 회로
KR20030057884A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 저전압 검출기

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