KR100526478B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로 더욱 상세하게는 모스 트랜지스터를 나노급으로 스케일링시킴에 따라 발생하는 단채널 효과를 억제하기 위해 매우 좁은 소오스/드레인 확장 영역을 형성시키는 방법과 소오스/드레인 실리사이드를 두껍게 형성시키면서도 접촉 누설전류가 발생하지 않는 나노급 모스 트랜지스터의 구조 및 그 제조 방법에 관한 것이다.
본 발명의 상기 목적은 반도체 소자에 있어서, 반도체기판의 트렌치에 배치되는 게이트; 상기 게이트 및 기판의 사이에 형성된 제2게이트 산화막; 상기 게이트의 하부 측면에 배치되는 사이드월 플로팅 게이트; 상기 사이드월 플로팅 게이트와 기판 사이에 형성된 제1게이트 산화막; 상기 게이트와 사이드월 플로팅 게이트 사이에 형성된 제2블럭 산화막; 상기 사이드월 플로팅 게이트 양측의 반도체 기판에 형성된 소오스/드레인 영역; 상기 폴리실리콘 게이트와 사이드월 플로팅 게이트의 측벽에 형성된 스페이서 및 상기 사이드월 스페이서와 상기 사이드월 플로팅 게이트 사이, 상기 기판과 상기 사이드월 플로팅 게이트 사이에 형성된 제1블럭 산화막을 포함하는 것을 특징으로 하는 반도체 소자에 의해 달성된다.
따라서, 본 발명의 반도체 소자 및 그 제조방법은 기판에 트렌치 채널 영역을 형성 후 트렌지스터를 제조함으로써, 가상 소오스/드레인 확장영역을 5 내지 10nm로 좁게 만들면서 소오스/드레인 영역에 실리사이드를 두껍게 형성시키더라도 단채널 효과를 억제할 수 있다. 또한 소오스/드레인 확장 영역을 이온 주입 공정이 아닌 반전층인 가상 소오스/드레인 확장 영역이기 때문에 후속 공정에서 소오스/드레인 영역이 붙어버리거나 BVdss값이 감소하여 리키지가 많이 흐르는 문제를 효과적으로 억제할 수 있다. 또한 실리사이드를 두껍게 형성시킬 수 있어 소오스/드레인 기생저항을 효과적으로 줄이고 동시에 정션 리키지 문제가 발생하지 않는 나노급 모스 트랜지스터를 제조할 수 있는 효과가 있다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로 더욱 상세하게는 모스 트랜지스터를 나노급으로 스케일링시킴에 따라 발생하는 단채널 효과를 억제하기 위해 매우 좁은 소오스/드레인 확장 영역을 형성시키는 방법과 소오스/드레인 실리사이드를 두껍게 형성시키면서도 접촉 누설전류가 발생하지 않는 나노급 모스 트랜지스터의 구조 및 그 제조 방법에 관한 것이다.
플래쉬 메모리 소자는 전원이 공급되지 않더라도 그 메모리 셀에 저장되어 있는 정보를 유지할 뿐만 아니라, 회로기판(circuit board)에 장착되어 있는 상태로 고속의 전기적 소거가 가능한 비휘발성 메모리 장치이다. 플래쉬 메모리 기술은 셀 구조를 다양한 형태로 개선시키면서 계속적으로 발전하여 왔다. 이러한 다양한 셀의 종류로는 스택 게이트 셀(stacked gate cell), 스프릿 게이트 셀(split gate cell), 소오스 사이드 인젝션 셀(source side injection cell) 및 기타 구조의 많은 셀들이 있다. 이러한 다양한 셀들에 대해서 미국특허 제 5,455,792호에 기재되어 있다.
스택 게이트 셀은 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)가 순차적으로 적층되어 있는 형태이다. 이러한 스택 게이트 셀의 일례가 미국특허 제 4,698,787호에 기술되어 있다. 도 1을 참조하면 플로팅 게이트(11)와 컨트롤 게이트(12)가 기판(10)상에 형성되어 있다. CHEI(channel hot electron injection)를 이용하여 드레인(14)측에서 프로그래밍(programming) 동작을 실시하고, F-N(Fowler-Nordheim) 터널링(tunneling)을 이용하여 소오스(13)측에서 소거 동작을 실시한다. 이러한 스택 게이트 셀은 그 크기가 작기 때문에 플래쉬 메모리 장치의 단위 셀로서 가장 많이 사용되어져 왔다.
한편, 미국특허 제 5,358,885호에는 게이트 전극과 소오스간의 저항을 감소시키기 위하여 게이트 채널부가 작은 T자형의 게이트 전극을 형성하는 방법에 대하여 기재되어 있다. 대한민국 공개특허 제 2003-51038호에는 대머신 공정을 이용하여 채널부보다 상부면의 단면적이 넓은 T자형의 게이트 제조방법을 제공하여, 게이트 전극 상부에 금속 샐리사이드 막이 형성되는 면적을 증가시켜 후속 열공정시 금속 샐리사이드막이 열화되는 것을 방지하고 게이트 전극의 저항을 감소시킬 수 있는 반도체 소자의 제조방법이 기재되어 있다.
종래의 소자에서 이온 주입공정으로 소오스/드레인 확장 영역을 형성시키는 경우 후속 열공정에 의해 주입된 불순물이 채널 영역으로 확산되기 때문에 게이트 길이가 0.06㎛이하인 경우 소오스/드레인이 붙어버려 사실상 모스 트랜지스터를 만들 수 없게 되며 게이트 길이가 0.06㎛이상인 경우도 소오스/드레인 접합 깊이를 10nm 이하로는 형성시킬 수 없기 때문에 단채널 효과(Short Channel Effect)가 심하게 발생하는 문제점이 있다.
또한 소오스/드레인 불순물 주입 영역 경우도 모스 트랜지스터를 스케일링시킴에 따라 정션 깊이를 낮출 수 밖에 없는데 이로 인해 소오스/드레인 기생 저항값이 증가하며 소오스/드레인 실리사이드에 의해 정션 리키지(Junction Leakage)가 증가하는 등 많은 문제가 발생한다. 그래서 그 대안으로 융기된 소오스/드레인(Elevated Source / Drain) 구조에 대한 연구가 많이 진행되고 있는데 이러한 융기된 소오스/드레인 구조는 선택적 에피택셜(Epitaxial) 공정이 추가로 필요하기 때문에 제조단가가 올라갈 뿐만 아니라 공정 구현도 매우 어려운 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 가상 소오스/드레인 확장영역을 5 내지 10nm로 좁게 만들면서 소오스/드레인 영역에 실리사이드를 두껍게 형성시키더라도 정션 리키지가 발생하지 않는 반도체 소자 및 그 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 소자에 있어서, 반도체기판의 트렌치에 배치되는 게이트; 상기 게이트 및 기판의 사이에 형성된 제2게이트 산화막; 상기 게이트의 하부 측면에 배치되는 사이드월 플로팅 게이트; 상기 사이드월 플로팅 게이트와 기판 사이에 형성된 제1게이트 산화막; 상기 게이트와 사이드월 플로팅 게이트 사이에 형성된 제2블럭 산화막; 상기 사이드월 플로팅 게이트 양측의 반도체 기판에 형성된 소오스/드레인 영역; 상기 폴리실리콘 게이트와 사이드월 플로팅 게이트의 측벽에 형성된 스페이서 및 상기 사이드월 스페이서와 상기 사이드월 플로팅 게이트 사이, 상기 기판과 상기 사이드월 플로팅 게이트 사이에 형성된 제1블럭 산화막을 포함하는 것을 특징으로 하는 반도체 소자에 의해 달성된다.
본 발명의 상기 목적은 반도체 기판의 상부에 패드산화막과 패드질화막을 형성하는 단계; 상기 패드 질화막의 상부에 포토레지스트르 형성하고 패터닝한 후 상기 포토레지스트를 식각마스크로 상기 패트질화막, 패드산화막 및 기판을 식각하여 상기 기판에 트렌치를 형성하는 단계; 상기 트렌치의 양 측벽에 사이드월 플로팅 게이트를 형성하는 단계; 상기 기판에 폴리실리콘을 증착하고 패터닝하여 게이트를 형성하는 단계; 상기 패드질화막을 제거하고, 상기 게이트의 표면에 폴리 산화막을 형성하는 단계; 상기 구조물이 형성된 기판에 불순물 이온을 주입하여 소스/드레인 영역을 형성하는 단계; 상기 사이드월 플로팅 게이트에 전하를 주입하는 단계; 상기 폴리실리콘 게이트와 사이드월 플로팅 게이트의 측벽에 사이드월 스페이서를 형성하는 단계 및 상기 소오스/드레인 영역 및 게이트에 실리사이드를 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 2에 도시된 바와 같이, STI(Shallow Trench Isolation)를 형성 후, 버퍼 산화막과 버퍼 질화막을 형성한다. 종래의 트랜지스터 제조공정을 사용하여 반도체 기판(20)에 STI(21)를 형성시킨다. 다음으로 이온 주입 공정을 통해 웰을 형성시킨다. 웰 형성시 문턱 전압 조절 이온주입, Punch-Through 방지 이온 주입, 필드 트랜지스터 문턱 전압 조정 이온 주입 등을 함께 실시한다. 다음으로 이온주입시 기판에 데미지를 줄이기 위한 스크린 산화막을 제거하고 웨이퍼 전면에 버퍼 산화막(22)을 형성하고, 상기 버퍼 산화막의 상부에 버퍼 질화막(23)을 형성한다.
다음, 도 3에 도시된 바와 같이, 반도체 기판에 트렌치 채널 영역(24)을 형성한다. 상기 버퍼 질화막의 상부에 포토레지스트를 도포하고 상기 포토레지스트를 패터닝한 후, 상기 패터닝된 포토레지스트를 이용하여 상기 버퍼질화막, 버퍼산화막 및 상기 기판을 식각하여 트렌치 채널 영역을 형성한다. 상기 공정으로 형성된 트렌치 채널 영역은 트랜지스터의 채널과 소오스/드레인 확장 영역이 형성될 영역이다. 상기 트렌치 채널 영역의 식각 깊이는 소오스/드레인 불순물 주입 영역의 형성 깊이와 소오스/드레인 실리사이드의 형성 두께를 고려하여 결정하며, 바람직하게는 200 내지 2000Å의 두께로 형성한다.
다음, 도 4에 도시된 바와 같이, 사이드월 플로팅 게이트를 형성한다. 상기 트렌치 채널 영역이 형성된 기판에 산화막을 증착하여 밑면에 제1게이트 산화막(25a)을 형성하고 측벽에 제1블럭 산화막(25b)을 형성한다. 이어 상기 기판의 전면에 사이드월 플로팅 게이트용 폴리 실리콘을 증착하고 식각하여 사이드월 플로팅 게이트(26)를 형성한다. 상기 식각은 블랭킷 식각이 바람직하다. 상기 폴리 실리콘은 소오스/드레인 확장 영역을 어느 정도 길이로 형성시킬지에 따라 달라지는데, 300 내지 2000Å으로 형성하는 것이 바람직하다.
다음, 도 5에 도시된 바와 같이, 게이트를 형성한다. 오픈된 트렌치 채널 영역(사이드월 플로팅 게이트 사이의 양측 하부)에 있는 제1블럭 산화막을 제거하고 산화막을 증착하여 제2게이트 산화막(27a)과 제2블럭 산화막(27b)을 형성한다. 오픈된 트렌치 채널 영역에 제2게이트 산화막을 형성하고 사이드월 플로팅 게이트의 표면에 제2블럭 산화막을 형성한다. 이어 상기 기판에 게이트 형성을 위한 폴리실리콘을 증착하고 패터닝하여 게이트(28)를 형성한다.
다음, 도 6에 도시된 바와 같이, 버퍼 질화막을 제거한 후, 폴리 산화막(29)을 형성한다. 게이트가 형성되면 희생막으로 쓰여진 버퍼 질화막을 습식식각으로 모두 제거한 후 폴리 산화막을 형성한다. 상기 폴리 산화막은 노출된 게이트의 표면에 형성시킨다. 이어 소오스/드레인 영역(30)을 형성하기 위한 이온주입 공정을 실시한다. 상기 이온주입 공정은 상기 게이트를 마스크로 사용하여 이온주입을 진행한다. 상기 기판에 존재하는 버퍼 산화막은 이온주입시 기판에 데미지를 줄이는 버퍼층의 역할을 한다. 후속 공정인 실리사이드 형성 공정시 소오스/드레인 영역은 실리콘 기판 표면에서 소오스/드레인 정션 밑면까지 형성되며, 실제 트랜지스터가 동작시 소오스/드레인 영역은 트렌치 채널 영역의 밑면에서 소오스/드레인 정션 밑면까지 형성된다. 따라서, 종래의 융기된 소오스/드레인 구조를 사용하지 않으면서도 융기된 소오스/드레인 구조와 동일한 효과를 가지게 된다.
다음, 도 7에 도시된 바와 같이, 사이드월 플로팅 게이트에 전하를 주입하여 가상 소오스/드레인 확장 영역(31)을 형성한다. 제1블럭 산화막과 제2블럭 산화막에 의해 둘러싸인 사이드월 플로팅 게이트의 전위 우물에 이온주입 공정을 통해 전자, 정공, 음이온 또는 양이온을 주입한다. NMOS 트랜지스터를 만들면 정공이나 양이온을 주입하고, PMOS 트랜지스터를 만들면 전자나 음이온을 주입한다. 상기와 같이 사이드월 프로팅 게이트의 전위 우물에 적절한 전하를 주입함으로써 사이드월 프로팅 게이트 소자의 문턱전압을 NMOS의 경우 Negative로 만들고 PMOS의 경우 Positive로 만들어 사이드월 프로팅 게이트 아래의 트렌치 채널 영역에 강한 반전층을 형성하여 가상 소오스/드레인 확장 영역을 형성시킨다. 상기 가상 소오스/드레인 확장 영역은 두께가 5 내지 10nm로 트랜지스터를 나노급으로 스케일링시키더라도 단채널 효과를 효과적으로 억제시킬 수 있다.
다음, 도 8에 도시된 바와 같이, 게이트와 사이드월 프로팅 게이트 측면에 스페이서(32)를 얇게 형성한다. 상기 스페이서는 질화막을 사용하는 것이 바람직하며 산화막 또는 산화막과 질화막의 다층막을 사용할 수도 있다. 상기 스페이서는 100 내지 2000Å의 두께로 형성하는 것이 바람직하다. 이어 실리사이드 공정을 통해 게이트와 소오스/드레인 영역에 실리사이드(33)를 형성시킨다. 상기 스페이서 형성 후 패드산화막을 제거한 후 실리사이드 공정을 진행한다.
다음, 도 9는 도 8에서 A부분을 확대한 도면이다. 여기서 소오스/드레인에 실리사이드가 형성되는 영역(104)은 실리콘 표면에서 소오스/드레인 정션 밑면까지의 거리(103)보다 짧기 때문에 실리사이드를 두껍게 성장시키더라도 정션 리키지가 발생하지 않는다. 뿐만 아니라 실제 트랜지스터가 동작할 때 소오스/드레인에 영향을 주는 깊이는 트렌치 채널 영역의 밑면에서 소오스/드레인 정션 밑면까지의 거리(102)이기 때문에 트랜지스터를 스케일링시킴에 따라 트렌치 채널 영역의 밑면에서 소오스/드레인 정션 밑면까지의 거리(102)만 스케일링시키고 소오스/드레인 영역의 깊이(103)는 유지시킴으로써 단채널 효과와 실리사이드 정션 리키지를 효과적으로 방지할 수 있다. 또한 가상 소오스/드레인 확장 영역(101)을 매우 좁게 만들 수 있어 소오스/드레인 영역과 함께 단채널 효과를 효과적으로 억제한다.
상기 사이드월 프로팅 게이트의 전위우물에 주입되어 있는 전하들이 후속 열공정에 의해 전위우물을 빠져나가는 양을 줄이기 위해 실리사이드 공정 완료 후에 사이드월 프로팅 게이트의 전위우물에 전하들을 이온주입시키는 공정을 추가할 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자 및 그 제조방법은 기판에 트렌치 채널 영역을 형성 후 트랜지스터를 제조함으로써, 가상 소오스/드레인 확장영역을 5 내지 10nm로 좁게 만들면서 소오스/드레인 영역에 실리사이드를 두껍게 형성시키더라도 단채널 효과를 억제할 수 있다. 또한 소오스/드레인 확장 영역을 이온 주입 공정이 아닌 반전층인 가상 소오스/드레인 확장 영역이기 때문에 후속 공정에서 소오스/드레인 영역이 붙어버리거나 BVdss값이 감소하여 리키지가 많이 흐르는 문제를 효과적으로 억제할 수 있다. 또한 실리사이드를 두껍게 형성시킬 수 있어 소오스/드레인 기생저항을 효과적으로 줄이고 동시에 정션 리키지 문제가 발생하지 않는 나노급 모스 트랜지스터를 제조할 수 있는 효과가 있다.
도 1은 종래기술에 의한 스택 게이트 구조의 플래쉬 메모리 소자의 단면도.
도 2 내지 도 8은 본 발명에 의한 반도체 소자의 제조방법의 공정단면도.
도 9는 도 8의 A부분을 확대한 도면.

Claims (11)

  1. 반도체 소자에 있어서,
    반도체 기판의 트렌치에 배치되는 게이트;
    상기 게이트 및 기판의 사이에 형성된 제2게이트 산화막;
    상기 게이트의 하부 측면에 배치되는 사이드월 플로팅 게이트;
    상기 사이드월 플로팅 게이트와 기판 사이에 형성된 제1게이트 산화막;
    상기 게이트와 사이드월 플로팅 게이트 사이에 형성된 제2블럭 산화막;
    상기 사이드월 플로팅 게이트 양측의 반도체 기판에 형성된 소오스/드레인 영역;
    상기 폴리실리콘 게이트와 사이드월 플로팅 게이트의 측벽에 형성된 스페이서; 및
    상기 사이드월 스페이서와 상기 사이드월 플로팅 게이트 사이 그리고 상기 기판과 상기 사이드월 플로팅 게이트 사이에 형성된 제1블럭 산화막;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 사이드월 스페이서와 게이트 사이에 폴리 산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 게이트는 상부의 길이가 하부의 길이보다 긴 T자형 게이트임을 특징으로 하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 사이드월 플로팅 게이트는 전자, 정공, 음이온 또는 양이온으로 도핑된 것을 특징으로 하는 반도체 소자.
  5. 제 1항에 있어서,
    상기 사이드월 플로팅 게이트의 하부 기판에 가상 소오스/드레인 확장 영역이 형성되는 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판의 상부에 패드산화막과 패드질화막을 형성하는 단계;
    상기 패드 질화막의 상부에 포토레지스트를 형성하고 패터닝한 후 상기 포토레지스트를 식각마스크로 상기 패드질화막, 패드산화막 및 기판을 식각하여 상기 기판에 트렌치 채널 영역을 형성하는 단계;
    상기 트렌치의 양 측벽에 사이드월 플로팅 게이트를 형성하는 단계;
    상기 기판에 폴리실리콘을 증착하고 패터닝하여 게이트를 형성하는 단계;
    상기 패드질화막을 제거하고, 상기 게이트의 표면에 폴리 산화막을 형성하는 단계;
    상기 구조물이 형성된 기판에 불순물 이온을 주입하여 소스/드레인 영역을 형성하는 단계;
    상기 사이드월 플로팅 게이트에 전하를 주입하는 단계;
    상기 폴리실리콘 게이트와 사이드월 플로팅 게이트의 측벽에 사이드월 스페이서를 형성하는 단계; 및
    상기 소오스/드레인 영역 및 게이트에 실리사이드를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6항에 있어서,
    상기 사이드월 플로팅 게이트를 형성하기 전에 기판에 산화물을 증착하여 제1블럭 산화막과 제1게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6항에 있어서,
    상기 게이트를 형성하기 전에 게이트가 형성될 영역에 남아 있는 제1게이트 산화막을 제거한 후 산화막을 증착하여 제2게이트 산화막과 제2블럭 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 6항에 있어서,
    상기 트렌치 채널 영역은 200 내지 2000Å의 깊이로 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 6항에 있어서,
    상기 사이드월 플로팅 게이트에 전하를 주입하여 상기 사이드월 프로팅 게이트 아래의 트렌치 채널 영역에 강한 반전층이 형성되어 가상 소오스/드레인 확장 영역이 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10항에 있어서,
    상기 가상 소오스/드레인 확장 영역은 두께가 5 내지 10nm임을 특징으로 하는 반도체 소자의 제조방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7696044B2 (en) * 2006-09-19 2010-04-13 Sandisk Corporation Method of making an array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
KR101427362B1 (ko) * 2006-09-19 2014-08-07 샌디스크 테크놀로지스, 인코포레이티드 기판 트렌치에 스페이서로 형성된 플로팅 게이트를 구비하는 비휘발성 메모리 셀의 어레이
US7646054B2 (en) * 2006-09-19 2010-01-12 Sandisk Corporation Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
US7642160B2 (en) * 2006-12-21 2010-01-05 Sandisk Corporation Method of forming a flash NAND memory cell array with charge storage elements positioned in trenches
US7800161B2 (en) * 2006-12-21 2010-09-21 Sandisk Corporation Flash NAND memory cell array with charge storage elements positioned in trenches
CN101030602B (zh) * 2007-04-06 2012-03-21 上海集成电路研发中心有限公司 一种可减小短沟道效应的mos晶体管及其制作方法
US8435856B2 (en) * 2011-03-01 2013-05-07 Wafertech, Llc Floating gate flash cell device and method for partially etching silicon gate to form the same
US8698230B2 (en) * 2012-02-22 2014-04-15 Eastman Kodak Company Circuit including vertical transistors with a conductive stack having reentrant profile
US20140110777A1 (en) 2012-10-18 2014-04-24 United Microelectronics Corp. Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof
CN104008974A (zh) * 2013-02-26 2014-08-27 中国科学院微电子研究所 半导体器件及其制造方法
CN110047744A (zh) * 2019-04-28 2019-07-23 苏州汉骅半导体有限公司 T型栅制备方法

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4698787A (en) 1984-11-21 1987-10-06 Exel Microelectronics, Inc. Single transistor electrically programmable memory device and method
US5399516A (en) * 1992-03-12 1995-03-21 International Business Machines Corporation Method of making shadow RAM cell having a shallow trench EEPROM
DE69321184T2 (de) 1992-08-19 1999-05-20 Mitsubishi Denki K.K., Tokio/Tokyo Verfahren zur Herstellung eines Feldeffekttransistors
US5530276A (en) * 1993-01-21 1996-06-25 Nippon Steel Corporation Nonvolatile semiconductor memory device
US5455792A (en) 1994-09-09 1995-10-03 Yi; Yong-Wan Flash EEPROM devices employing mid channel injection
US5606521A (en) * 1995-06-28 1997-02-25 Philips Electronics North America Corp. Electrically erasable and programmable read only memory with non-uniform dielectric thickness
US6897520B2 (en) * 1996-05-29 2005-05-24 Madhukar B. Vora Vertically integrated flash EEPROM for greater density and lower cost
US20070004134A1 (en) * 1996-05-29 2007-01-04 Vora Madhukar B Vertically integrated flash EPROM for greater density and lower cost
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
US5963824A (en) * 1997-07-09 1999-10-05 Advanced Micro Devices, Inc. Method of making a semiconductor device with adjustable threshold voltage
WO1999044238A1 (de) * 1998-02-27 1999-09-02 Infineon Technologies Ag Elektrisch programmierbare speicherzellenanordnung und verfahren zu deren herstellung
US6147378A (en) * 1998-03-30 2000-11-14 Advanced Micro Devices, Inc. Fully recessed semiconductor device and method for low power applications with single wrap around buried drain region
US6525371B2 (en) * 1999-09-22 2003-02-25 International Business Machines Corporation Self-aligned non-volatile random access memory cell and process to make the same
US6248633B1 (en) * 1999-10-25 2001-06-19 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory
EP1172861A3 (en) * 2000-07-12 2003-11-05 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same
JP2002050703A (ja) * 2000-08-01 2002-02-15 Hitachi Ltd 多値不揮発性半導体記憶装置
US6727545B2 (en) * 2000-09-20 2004-04-27 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling
US6482700B2 (en) * 2000-11-29 2002-11-19 Taiwan Semiconductor Manufacturing Co., Ltd Split gate field effect transistor (FET) device with enhanced electrode registration and method for fabrication thereof
JP2002198446A (ja) * 2000-12-27 2002-07-12 Fujitsu Ltd 半導体記憶装置とその製造方法
KR20030051038A (ko) 2001-12-20 2003-06-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6952034B2 (en) * 2002-04-05 2005-10-04 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried source line and floating gate
US6891220B2 (en) * 2002-04-05 2005-05-10 Silicon Storage Technology, Inc. Method of programming electrons onto a floating gate of a non-volatile memory cell
US6803624B2 (en) * 2002-07-03 2004-10-12 Micron Technology, Inc. Programmable memory devices supported by semiconductive substrates
US6747310B2 (en) * 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US6870212B2 (en) * 2002-10-07 2005-03-22 Powerchip Semiconductor Corp. Trench flash memory device and method of fabricating thereof
US6887758B2 (en) * 2002-10-09 2005-05-03 Freescale Semiconductor, Inc. Non-volatile memory device and method for forming
US6734055B1 (en) * 2002-11-15 2004-05-11 Taiwan Semiconductor Manufactoring Company Multi-level (4 state/2-bit) stacked gate flash memory cell
KR20040055360A (ko) * 2002-12-20 2004-06-26 아남반도체 주식회사 플래쉬 메모리의 제조방법
US6894339B2 (en) * 2003-01-02 2005-05-17 Actrans System Inc. Flash memory with trench select gate and fabrication process
US6806517B2 (en) * 2003-03-17 2004-10-19 Samsung Electronics Co., Ltd. Flash memory having local SONOS structure using notched gate and manufacturing method thereof
US6706599B1 (en) * 2003-03-20 2004-03-16 Motorola, Inc. Multi-bit non-volatile memory device and method therefor
US6958273B2 (en) * 2003-03-21 2005-10-25 Silicon Storage Technology, Inc. Self-aligned method of forming a semiconductor memory array of floating gate memory cells with buried floating gate, pointed floating gate and pointed channel region, and a memory array made thereby
US6873006B2 (en) * 2003-03-21 2005-03-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with burried floating gate and pointed channel region
US6770934B1 (en) * 2003-04-03 2004-08-03 Powerchip Semiconductor Corp. Flash memory device structure and manufacturing method thereof
US6936883B2 (en) * 2003-04-07 2005-08-30 Silicon Storage Technology, Inc. Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation
US7307308B2 (en) * 2003-04-07 2007-12-11 Silicon Storage Technology, Inc. Buried bit line non-volatile floating gate memory cell with independent controllable control gate in a trench, and array thereof, and method of formation
US6822287B1 (en) * 2003-05-30 2004-11-23 Silicon Storage Technology, Inc. Array of integrated circuit units with strapping lines to prevent punch through
US6951782B2 (en) * 2003-07-30 2005-10-04 Promos Technologies, Inc. Nonvolatile memory cell with multiple floating gates formed after the select gate and having upward protrusions
US7169667B2 (en) * 2003-07-30 2007-01-30 Promos Technologies Inc. Nonvolatile memory cell with multiple floating gates formed after the select gate
US6906379B2 (en) * 2003-08-28 2005-06-14 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried floating gate
JP2005086122A (ja) * 2003-09-11 2005-03-31 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR100514526B1 (ko) * 2003-10-08 2005-09-13 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
JP4866609B2 (ja) * 2003-10-23 2012-02-01 富士通セミコンダクター株式会社 半導体装置の製造方法
KR100505714B1 (ko) * 2003-11-26 2005-08-03 삼성전자주식회사 스플릿 게이트형 플래쉬 메모리 장치의 제조 방법
US7050330B2 (en) * 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device
KR100567764B1 (ko) * 2003-12-30 2006-04-05 동부아남반도체 주식회사 비 휘발성 메모리 소자 및 그 제조방법
KR100609216B1 (ko) * 2003-12-31 2006-08-02 동부일렉트로닉스 주식회사 비휘발성 메모리 소자
KR100601915B1 (ko) * 2003-12-31 2006-07-14 동부일렉트로닉스 주식회사 비휘발성 메모리 소자
KR100602939B1 (ko) * 2003-12-31 2006-07-19 동부일렉트로닉스 주식회사 비휘발성 메모리 소자
US7238575B2 (en) * 2004-03-10 2007-07-03 Promos Technologies, Inc. Fabrication of conductive lines interconnecting conductive gates in nonvolatile memories, and non-volatile memory structures
KR100557531B1 (ko) * 2004-03-11 2006-03-03 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7015537B2 (en) * 2004-04-12 2006-03-21 Silicon Storage Technology, Inc. Isolation-less, contact-less array of nonvolatile memory cells each having a floating gate for storage of charges, and methods of manufacturing, and operating therefor
TWI240384B (en) * 2004-04-16 2005-09-21 Powerchip Semiconductor Corp Method of manufacturing non-volatile memory cell
US7297605B2 (en) * 2004-05-10 2007-11-20 Texas Instruments Incorporated Source/drain extension implant process for use with short time anneals
KR100556350B1 (ko) * 2004-05-10 2006-03-03 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
KR100642898B1 (ko) * 2004-07-21 2006-11-03 에스티마이크로일렉트로닉스 엔.브이. 반도체 장치의 트랜지스터 및 그 제조방법
US8288813B2 (en) * 2004-08-13 2012-10-16 Infineon Technologies Ag Integrated memory device having columns having multiple bit lines
TWI253719B (en) * 2004-11-15 2006-04-21 Powerchip Semiconductor Corp Manufacturing method of flash memory
US20060197140A1 (en) * 2005-03-04 2006-09-07 Freescale Semiconductor, Inc. Vertical transistor NVM with body contact structure and method
KR100607351B1 (ko) * 2005-03-10 2006-07-28 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
US20060286757A1 (en) * 2005-06-15 2006-12-21 John Power Semiconductor product and method for forming a semiconductor product

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