KR100661237B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명의 목적은 실리사이드 영역에 실리사이드 억제물질이 잔류하는 것을 방지하여 PMD막의 질화막이 파괴되는 것을 예방할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 게이트 물질막을 증착하고, 게이트 물질막을 경사 식각하여 수직 프로파일의 측부를 가지는 게이트를 형성하고, 게이트 양측의 기판에 소오스/드레인을 형성하고, 게이트의 측벽에 스페이서를 형성하고, 기판의 전면 상에 실리사이드 억제 물질막을 형성하고, 실리사이드 억제 물질막을 식각하여 기판의 비실리사이드 영역 위에만 실리사이드 억제층을 형성하고, 실리사이드 억제층이 형성된 기판의 전면 상에 균일한 두께로 질화막을 형성하고, 질화막 상부에 산화막을 형성하여 금속전 절연막을 형성하는 단계들을 포함한다.
실리사이드억제층, PMD, 질화막, 게이트, 실리사이드

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
도 1a 내지 도 1d는 종래 반도체 소자의 제조 방법을 설명하기 위한 순차적 공정 단면도이다.
도 2는 종래 반도체 소자의 금속전 절연(PMD)막의 질화막이 파괴되는 경우를 나타낸 도면이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순차적 공정 단면도이다.
본 발명은 반도체 소자 제조 기술에 관한 것으로, 더욱 상세하게는 실리사이드 억제층을 구비한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따른 패턴의 미세화로 인하여 도전층간 패턴들의 콘택 면적이 점점 작아지면서 시트(sheet) 저항 및 콘택 저항이 높아져 소자의 고속화를 달성하는데 많은 어려움이 있다.
이에 따라, 콘택이 형성되는 액티브 영역, 즉 소오스 및 드레인 영역과 게이트(워드 라인) 및 비트 라인 등의 배선 상부에 금속과 실리콘의 화합물인 금속 실 리사이드층을 형성하는 방법이 적용되고 있다.
금속 실리사이드층은 별도의 마스크를 사용하는 것 없이 원하는 영역에만 선택적으로 실리사이드 반응이 이루어지는 자기정렬실리사이드(self aligned silicide; SALICIDE), 이른바 샐리사이드 공정에 의해 형성하며, 실리사이드층 형성을 위한 금속으로는 티타늄(Ti), 코발트(Co), 텅스텐(W), 니켈(Ni) 등을 사용한다.
한편, 반도체 소자 중 일부 소자에서는 소오스 및 드레인 영역에 금속 실리사이드층을 형성하게 되면 접합 누설 전류 특성 등이 저하되는 문제가 있어, 상기 소자에서는 실리사이드층이 형성되지 않도록 실리사이드 억제층(salicide block; SAB)을 적용하고 있다.
상기 실리사이드 억제층은 반도체 기판 상에 산화막, 질화막 또는 이들의 복합막을 증착하고, 포토리소그라피 공정 및 식각 공정에 의해 실리사이드층이 형성되지 않는 비실리사이드(non-silicide) 영역에만 선택적으로 형성하여 샐리사이드 공정 시 이 부분에서 실리사이드 반응이 일어나지 않도록 한다.
이러한 실리사이드 억제층을 구비한 종래 반도체 소자의 제조 방법을 도 1a 내지 도 1d를 참조하여 설명한다.
도 1a를 참조하면, 반도체 기판(10)에 소자 분리막(12)을 형성하여 액티브 영역을 정의하고, 기판(10)의 액티브 영역에 게이트 절연막(14), 게이트(16) 및 소오스/드레인(미도시)을 형성하여 트랜지스터를 형성하고, 게이트(16) 측벽에는 산화막(18a)과 질화막(18b)의 이중막으로 이루어진 스페이서(18)를 형성한다.
여기서, 게이트(16)는 기판(10) 상에 게이트 물질막으로 폴리실리콘막을 증착하고 측부가 수직 프로파일을 갖도록 폴리실리콘막을 식각하여 형성한다.
이때, 식각은 CF4 가스를 이용하여 약 15초 동안 브레이크쓰루(breakthrough; BT) 식각을 수행하고, 종말점(end point; EP)까지 HBr/Cl2/He 가스와 O2 가스를 이용하여 약 35초 동안 메인 식각(main etching; ME)을 수행하고, HBr/He 가스와 O2 가스를 이용하여 약 70초 동안 오버 식각(over etching; OE)을 수행하는 단계들로 이루어진다.
도 1b를 참조하면, 기판(10)의 전면 상에 실리사이드 억제 물질막으로서 50 내지 200Å 두께의 산화막(20a)과 100 내지 500Å 두께의 질화막(20b)을 순차적으로 증착한다.
도 1c를 참조하면, 질화막(20b)과 산화막(20b)을 식각하여 실리사이드가 형성되지 않는 비실리사이드 영역 위에만 산화막(20a)과 질화막(20b)의 이중막으로 이루어진 실리사이드 억제층(20)을 형성한다.
여기서, 질화막(20b)과 산화막(20b)의 식각은 패턴 불량 방지를 위해 주로 건식 식각으로 수행하며, 식각 시 플라즈마에 의해 액티브 영역이 손상되는 것을 방지하도록 과도 식각 시간을 최소로 하여 수행한다.
이에 따라, 실리사이드가 형성되는 실리사이드 영역에서는 스페이서(18) 측부(100)에 질화막(20b)과 산화막(20a)이 완전히 제거되지 않고 일부 잔류하게 된다.
도 1d를 참조하면, 기판(10)의 전면 상에 질화막(22)을 형성하고, 질화막(22) 위로 산화막(미도시)을 형성하여 상기 트랜지스터와 이후 형성될 배선 사이의 절연을 위한 층간 절연막인 금속전 절연(pre metal dielectric; PMD)막을 형성한다.
여기서, 질화막(22)은 PMD막에 콘택홀을 형성할 때 마스크 오정렬(misalign)로 인해 액티브 영역에서 콘택 스파이크(contact spike)가 발생하는 것을 방지하기 위하여 형성한다.
그런데, 실리사이드 영역의 스페이서(18) 측부(100)에서는 잔류하는 질화막(20b)과 산화막(20a)으로 인하여 PMD막의 질화막(22)이 다른 영역에 비해 상대적으로 얇게 형성되어, 도 2와 같이 스페이서(18) 측부(100)에서 질화막(22)의 파괴가 발생하기 쉽다.
이러한 질화막(22)의 파괴는 콘택홀 공정 시 파티클(particle) 및 콘택 스파이크를 유발하여 소자의 특성 및 신뢰성을 저하시킨다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 실리사이드 영역에 실리사이드 억제물질이 잔류하는 것을 방지하여 PMD막의 질화막이 파괴되는 것을 예방할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 게이트 물질막을 증착하고, 게이트 물질막을 경사 식각하여 수직 프로파일의 측부를 가지는 게이트를 형성하고, 게이트 양측의 기판에 소오스/드레인을 형성하고, 게이트의 측벽에 스페이서를 형성하고, 기판의 전면 상에 실리사이드 억제 물질막을 형성하고, 실리사이드 억제 물질막을 식각하여 기판의 비실리사이드 영역 위에만 실리사이드 억제층을 형성하고, 실리사이드 억제층이 형성된 기판의 전면 상에 균일한 두께로 질화막을 형성하고, 질화막 상부에 산화막을 형성하여 금속전 절연막을 형성하는 단계들을 포함하는 반도체 소자의 제조 방법을 제공한다.
여기서, 경사 식각은 상기 게이트의 측부가 75 내지 85°의 경사각을 갖도록 수행한다.
또한, 실리사이드 억제 물질막은 산화막과 질화막의 이중막으로 이루어진다.
또한, 경사 식각은 메인 식각에서 CF4/Cl2/He 가스와 O2 가스를 이용하여 40초 내지 55초 동안 수행한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 3a 내지 도 3d를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명한다.
도 3a를 참조하면, 반도체 기판(30)에 공지된 얕은 트렌치 소자 분리(shallow trench isolation; STI) 기술에 의해 소자 분리막(32)을 형성하여 액티브 영역을 정의한다.
그 다음, 기판(30) 상에 게이트 절연막(34)을 형성하고, 그 위에 게이트 물질막으로 폴리실리콘막을 증착한 후, 경사 식각에 의해 폴리실리콘막을 식각하여 경사 프로파일의 측부를 가지는 게이트(36)를 형성한다.
경사 식각은 게이트(36) 측부가 75 내지 85°의 경사각을 갖도록, CF4 가스를 이용하여 약 15초 동안 브레이크쓰루(BT) 식각을 수행하고, 종말점(EP)까지 CF4/Cl2/He 가스와 O2 가스를 이용하여 40 내지 55초, 바람직하게는 약 50초 동안 메인 식각(ME)을 수행하고, HBr/He 가스와 O2 가스를 이용하여 약 70초 동안 오버 식각(OE)을 수행하는 단계들로 이루어진다.
즉, 메인 식각에서 종래 HBr 가스 대신 CF4 가스를 사용하고 식각 시간을 35초에서 50초로 증가시키면, 탄소(C) 계열이나 Si-Fx 계열의 폴리머가 게이트(36)의 측부를 패시배이션(passivation)하여 게이트(36) 측부가 경사 프로파일을 가질 수 있고 식각 종말점(EP)과 과도 식각(OE) 동안에도 게이트(36) 측부가 경사 프로파일을 유지할 수 있다.
그 다음, 게이트(36) 양측의 기판(30)으로 불순물 이온을 주입하여 소오스/드레인(미도시)을 형성하여 트랜지스터를 완성한다.
그 후, 기판(30)의 전면 상에 산화막(38a)과 질화막(38b)을 순차적으로 증착하고 블랭킷 식각하여, 게이트(36)의 측벽에 산화막(38a)과 질화막(38b)의 이중막으로 이루어진 스페이서(38)를 형성한다.
도 3b를 참조하면, 기판(30)의 전면 상에 실리사이드 억제 물질로서 50 내지 200Å 두께의 산화막(40a)과 100 내지 500Å 두께의 질화막(40b)을 순차적으로 증착한다. 산화막(40a)은 실리콘 산화물(SiO2)로 이루어지고, 질화막(40b)은 실리콘 질화물(Si3N4)로 이루어진다. 이 때, 산화막(40a) 및 질화막(40b)은 산화막(38a)과 질화막(38b)과 다른 물질로 이루어지는 것이 바람직하며, 특히 건식 식각 조건이 서로 다른 물질로 이루어지는 것이 바람직하다.
도 3c를 참조하면, 질화막(40b)과 산화막(40a)을 식각하여 비실리사이드 영역 위에만 산화막(40a)과 질화막(40b)의 이중막으로 이루어진 실리사이드 억제층(40)을 형성한다.
여기서, 질화막(40b)과 산화막(40a)의 식각은 패턴 불량 방지를 위해 건식 식각으로 수행하며, 식각 시 플라즈마에 의해 액티브 영역이 손상되는 것을 방지하도록 과도 식각 시간을 최소로 하여 수행한다.
이와 같이 과도 식각 시간을 최소로하여 건식 식각을 수행하더라도 게이트(36)가 경사 프로파일의 측부를 가짐에 따라, 질화막(40b)과 산화막(40a)의 식각 후 실리사이드 영역에서 스페이서(38)의 측부(200)에 질화막(40b)과 산화막(40a)이 잔류하지 않게 된다.
도 3d를 참조하면, 기판(30)의 전면 상에 질화막(42)을 형성하고, 질화막(42) 위로 산화막(미도시)을 형성하여 상기 트랜지스터와 이후 형성될 배선 사이의 절연을 위한 층간 절연막인 금속전 절연(PMD)막을 형성한다.
여기서, 질화막(42)은 PMD막에 콘택홀을 형성할 때 마스크 오정렬로 인해 액티브 영역에서 콘택 스파이크가 발생하는 것을 방지하기 위하여, 200 내지 500Å 두께로 형성한다.
이때, 실리사이드 영역의 스페이서(38)의 측부(200)에 질화막(40b)과 산화막(40a)이 존재하지 않으므로, 기판(30)의 전면 상에 질화막(42)이 균일한 두께로 형성될 수 있어 스페이서(38)의 측부(200)에서 질화막(42)이 파괴되지 않는다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명이 범위에 속하는 것은 당연하다.
상술한 바와 같이, 본 발명은 게이트가 경사 프로파일의 측부를 갖도록 하여 실리사이드 영역의 게이트 측부에서 실리사이드 억제 물질이 잔류하는 것을 방지할 수 있다.
따라서, 본 발명은 PMD막의 질화막을 기판 전면에 균일한 두께로 형성할 수 있어 질화막의 일부가 파괴되는 것을 방지할 수 있으므로 콘택홀 공정 시 파티클 및 콘택 스파이크를 유발을 억제할 수 있다.
그 결과, 본 발명은 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 물질막을 증착하는 단계;
    상기 게이트 물질막을 경사 식각하여 수직 프로파일의 측부를 가지는 게이트를 형성하는 단계;
    상기 게이트 양측의 기판에 소오스/드레인을 형성하는 단계;
    상기 게이트의 측벽에 스페이서를 형성하는 단계;
    상기 기판의 전면 상에 실리사이드 억제 물질막을 형성하는 단계; 및
    상기 실리사이드 억제 물질막을 식각하여 상기 기판의 비실리사이드 영역 위에만 실리사이드 억제층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 경사 식각은 상기 게이트의 측부가 75 내지 85°의 경사각을 갖도록 수행하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 실리사이드 억제 물질막은 산화막과 질화막의 이중막으로 이루어지는 반도체 소자의 제조 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 경사 식각은 메인 식각에서 CF4/Cl2/He 가스와 O2 가스를 이용하여 수행하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 메인 식각은 40초 내지 55초 동안 수행하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 실리사이드 억제층이 형성된 기판의 전면 상에 균일한 두께로 질화막을 형성하는 단계; 및
    상기 질화막 상부에 산화막을 형성하여 금속전 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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