KR100667724B1 - 반도체 기억 장치 및 메모리 시스템 - Google Patents

반도체 기억 장치 및 메모리 시스템 Download PDF

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Abstract

외부로부터 공급되는 액세스 요청에 관한 정보의 디코드 결과를 유지하는 커맨드 레지스터와 어드레스 레지스터가 제공된다. 외부에서 공급되는 액세스 요청에 관한 정보의 디코드 결과를 유지하는 레지스터를 설치하여, 처리 회로에서의 외부로부터의 액세스 요청에 관한 정보의 디코드와, 액세스 제어 회로에 의한 메모리 셀 어레이에 있어서의 외부 액세스 요청에 따른 동작을 독립 또한 병행하여 실행 가능하게 함으로써 외부로부터의 액세스 요청을 다중에 입력할 수 있는 동시에, 디코드와 메모리 셀 어레이에서의 외부 액세스 요청에 따른 동작에 관해서 파이프라인 동작을 실현할 수 있도록 한다. 이렇게 하여, 아무런 문제점 없이 반도체 기억 장치에 대한 액세스 동작을 고속화할 수 있다.
고속화, 반도체 기억 장치, 액세스, 파이프라인

Description

반도체 기억 장치 및 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM}
도 1은 종래의 의사-SRAM의 구성을 나타내는 블럭도이다.
도 2는 종래의 의사-SRAM의 데이터 독출 동작을 나타내는 타이밍 차트이다.
도 3은 종래의 의사-SRAM의 데이터 기록 동작을 나타내는 타이밍 차트이다.
도 4a 및 4b는 종래 기술에 있어서의 문제점을 설명하기 위한 도면이다.
도 5는 본 발명의 실시형태에 의한 반도체 기억 장치의 구성예를 나타내는 도면이다.
도 6a 및 6b는 리프레시 실행 제어부의 회로 구성예를 나타내는 도면이다.
도 7은 파이프라인 실행 제어부의 회로 구성예를 나타내는 도면이다.
도 8은 커맨드 실행 제어부의 구성예를 나타내는 도면이다.
도 9는 본 실시형태에 있어서의 레지스터의 회로 구성예를 나타내는 도면이다.
도 10은 어레이 제어 회로의 구성예를 나타내는 도면이다.
도 11a는 메모리 셀 어레이에 있어서의 메모리 셀과 그 주변 회로의 회로 구성예, 및 11b는 메모리 셀에 관한 데이터 독출 시퀀스를 나타낸 도면이다.
도 12는 제1 실시형태에 의한 반도체 기억 장치의 동작예를 나타내는 타이밍 차트이다.
도 13은 제1 실시형태에 의한 다른 형태의 반도체 기억 장치의 동작예를 나타내는 타이밍 차트이다.
도 14는 제2 실시형태에 의한 반도체 기억 장치의 구성예를 나타내는 블럭도이다.
도 15는 제2 실시형태에 의한 반도체 기억 장치를 적용한 메모리 시스템의 구성예를 나타내는 블럭도이다.
도 16a 내지 16c는 제2 실시형태에 있어서의 리프레시 동작을 설명하기 위한 도면이다.
도 17a 및 17b는 제2 실시형태에 의한 반도체 기억 장치의 커맨드 예를 나타내는 도면이다.
도 18은 제2 실시형태에 의한 반도체 기억 장치의 동작예를 나타내는 타이밍 차트이다.
도 19는 제2 실시형태에 의한 반도체 기억 장치의 다른 동작예를 나타내는 타이밍 차트이다.
도 20은 제3 실시형태에 의한 반도체 기억 장치의 기본적 구성의 일례를 나타내는 블럭도이다.
도 21a 및 21b는 제3 실시형태에 있어서의 칩 제어 회로를 설명하기 위한 도면이다.
도 22는 제3 실시형태에 있어서의 어드레스 디코더를 설명하기 위한 도면이 다.
도 23a는 제3 실시형태에 있어서의 리프레시 어드레스 제어 회로를 설명하기 위한 도면이고, 도 23b는 리프레시 어드레스 제어 회로에서 사용되는 리프레스 어드레스 결정 방법을 설명하기 위한 도면이다.
도 24는 제3 실시형태에 의한 반도체 기억 장치의 동작을 설명하기 위한 도면이다.
도 25는 제3 실시형태에 의한 반도체 기억 장치의 커맨드 예를 나타내는 도면이다.
본 발명은 반도체 기억 장치에 관한 것이며, 특히, 의사-SRAM(Static Random Access Memory)에 이용하기 적합한 것이다.
반도체 기억 장치의 하나인 의사-SRAM(pseudo-SRAM)은 데이터를 기억하기 위한 메모리 셀이 DRAM(Dynamic Random Access Memory)과 같은 셀로 구성되고, 또한 외부 인터페이스가 SRAM과 호환성을 갖는 메모리이다. 의사-SRAM은 SRAM에 비교해서 대용량으로 비트 비용이 낮다고 하는 DRAM의 특징, 및 SRAM과 동등한 사용 용이성을 갖고 있고, 대용량화 및 시스템 설계의 용이화를 실현하고 있다. 예컨대, 로우-파워(저소비 전력) 의사-SRAM은 휴대 전화의 메모리(RAM)로서 이용되어 있다.
도 1은 종래의 의사-SRAM(101)의 구성을 나타내는 블럭도이다. 의사- SRAM(101)은 메모리 셀 어레이(102), 어레이 제어 회로(103), 리프레시 제어 회로(104), 칩 제어 회로(105), 어드레스 디코더(106), 데이터 신호 제어 회로(107), 및 인터페이스 회로(108)를 갖는다.
메모리 셀 어레이(102)는 로우 방향 및 칼럼 방향에 관해서 어레이형으로 배치된 복수의 메모리 셀로 구성된다. 각 메모리 셀은 전술한 바와 같이 DRAM과 같은 1T-1C형(1트랜지스터 1커패시터형) 메모리 셀이다. 어레이 제어 회로(103)는 메모리 셀 어레이(102)내의 메모리 셀에 대하여 데이터 독출(리드) 동작, 데이터 기록(라이트) 동작, 및 리프레시 동작을 한다.
리프레시 제어 회로(104)는 내부에 구비한 타이머값에 따라서 메모리 셀에 기억되어 있는 데이터를 유지하기 위해서 필요한 리프레시 동작의 요청을 출력한다.
칩 제어 회로(105)는 인터페이스 회로(108)를 통해 공급되는 외부로부터의 커맨드 신호(외부 커맨드)(CMD)를 디코드하여, 그 디코드 결과나 리프레시 제어 회로(104)로부터의 리프레시 요청에 기초하여 제어 신호를 어레이 제어 회로(103)에 출력한다. 커맨드 신호(CMD)는 후술하는 바와 같이 칩 인에이블 신호(/CE), 어드레스 밸리드(유효) 신호(/ADV), 출력 허가 신호(/OE), 및 기록 인에이블 신호(/WE)로 이루어진다(각 신호의 부호에 붙인 "/"는 해당 신호가 부논리인 것을 나타낸다.).
또한, 칩 제어 회로(105)는 커맨드 신호(CMD)에 의한 액세스 요청(데이터 독출 기록)과 리프레시 요청과의 아비트레이션(조정 처리)을 행한다. 이 아비트레이션에서는 먼저 발생한 요청이 우선하여 처리된다.
어드레스 디코더(106)는 인터페이스 회로(108)를 통해 공급되는 외부로부터의 어드레스 신호(ADD)를 디코드하여, 그 디코드 결과를 어레이 제어 회로(103)에 출력한다.
데이터 신호 제어 회로(107)는 외부 커맨드에 따라서 행해지는 리드 동작 및 라이트 동작에 있어서 메모리 내부와 외부와의 사이에서의 데이터 신호의 교환을 제어한다.
커맨드 신호(CMD) 및 데이터 신호(DQ)의 입출력 타이밍을 동기시키는 클록 신호(CLK)가 외부로부터 인터페이스 회로(108)에 입력되고, 의사-SRAM(101)내의 각 기능부에 공급되고 있다.
도 2는 종래의 의사-SRAM에서의 동작을 설명하는 타이밍 차트이며, 데이터 독출 동작에 관해서 나타내고 있다. 도 11에 있어서 "코어 동작"이란 메모리 셀 어레이(102)의 선택 동작, 바꿔 말하면 어레이 제어 회로(103)가 메모리 셀 어레이(102)에 대해서 실행하는 동작이다. 또한, "Peri 동작"이란 칩 제어 회로(105)나 데이터 신호 제어 회로(107) 등의 메모리 셀 어레이(102)(어레이 제어 회로(103))의 주변 회로의 동작이다.
우선, 시각 T51에서, 디바이스(의사-SRAM)를 동작 상태로 하는 칩 인에이블 신호(/CE), 어드레스 신호(ADD)가 유효한 것을 나타내는 어드레스 밸리드 신호(/ADV), 및 출력 허가 신호(/OE)가 "L"로 변화된다. 칩 제어 회로(105)는 이들 커맨드 신호(CMD)를 디코드하여, 외부로부터의 액세스 요청이 데이터 독출 동작(RD)(A)이라고 판단한다. 또한, 어드레스 디코더(106)는 어드레스 신호(ADD)를 받 아들여 디코드한다.
그러나, 외부로부터의 액세스 요청을 받는 시각 T51 이전에 리프레시 제어 회로(104)로부터의 리프레시 요청이 발생하고 있으면, 메모리 셀 어레이(102)에서는 리프레시 동작(REF)가 실행된다(시각 T52). 그리고, 리프레시 동작(REF)이 종료하는 시각 T53으로부터 메모리 셀 어레이(102)로 데이터 독출 동작(RD)(A)이 실행되어, 어드레스 디코더(106)에서의 디코드 결과에 대응하는 메모리 셀의 데이터(1A, 2A, 3A)를 순차 독출하여 데이터 신호(DQ)로서 출력한다.
시각 T54에서, 칩 인에이블 신호(/CE)가 "H"로 변화되면, 칩 제어 회로(105)는 데이터 독출 동작(RD)(A)의 종료를 어레이 제어 회로(103)에 지시한다. 이에 따라, 메모리 셀 어레이(102)로 실행하고 있는 데이터 독출 동작(RD)(A)이 종료한다(시각 T55).
또한, 시각 T55에서, 칩 인에이블 신호(/CE), 어드레스 밸리드 신호(/ADV)가 "L"로 변화되면, 칩 제어 회로(105)는 이 때의 커맨드 신호(CMD)를 디코드하여, 외부로부터의 액세스 요청이 데이터 독출 동작(RD)(B)이라고 판단한다. 또한, 어드레스 디코더(106)는 어드레스 신호(ADD)를 받아들여 디코드한다.
그리고, 시각 T56으로부터 리프레시 엔트리 기간(TREN)이 경과한 시각 T56에 서, 메모리 셀 어레이(102)로 데이터 독출 동작(RD)(B)이 실행되어, 데이터(1B, 2B, 3B, 4B, 5B)를 데이터 신호(DQ)로서 출력한다. 또, 리프레시 엔트리 기간(TREN)은 리프레시 요청이 발생했을 때에 메모리 셀(102)로 리프레시 동작을 실행할 수 있도록 외부로부터의 액세스 요청에 의한 데이터 독출/기록 동작 사이에 항 상 설정되어 있다.
그 후, 데이터 독출 동작(RD)(A)과 마찬가지로, 시각 T57에 있어서, 칩 인에이블 신호(/CE)가 "H"로 변화함으로써 메모리 셀 어레이(102)로 실행하고 있는 데이터 독출 동작(RD)(B)을 종료한다(시각 T58).
도 3은 종래의 의사-SRAM에서의 동작(데이터 기록 동작)을 설명하는 타이밍 차트이다. 도 3에 나타내는 데이터 기록 동작은 기록 인에이블 신호(/WE)를 "L", 출력 허가 신호(/OE)를 "H"로 유지하는 점과, 데이터 신호(DQ)로서 공급된 데이터(1A∼3A, 1B∼5B)를 메모리 셀에 기록하는 점이 다를 뿐이고, 도 2에 나타낸 데이터 독출 동작과 마찬가지기 때문에(시각 T61∼T68이 시각 T51∼T58에 각각 대응한다) 설명은 생략한다.
도 2 및 도 3에 나타낸 바와 같은 데이터 독출 동작 및 데이터 기록 동작 등이 종래의 의사-SRAM에서는 행해지고 있었다.
최근, 동작 화상 데이터 등에 따른 대용량 또한 실시간인 데이터 통신이 행해지게 되어, 휴대 전화 등을 포함하는 데이터 통신 장치의 메모리로서 이용되는 의사-SRAM에 대하여도 보다 고속인 동작이 요청되고 있다.
[특허문헌 1] 특허 공개 평11-16346호 공보
[특허문헌 2] 국제 공개 제98/56004호 팜플렛
그러나, 종래의 의사-SRAM에서는, 도 2 및 도 3에 나타낸 바와 같이, 리프레시 엔트리 기간(TREN)을 항상 설정하고 있기 때문에, 레이턴시는 최악의 케이스인 리프레시 요청이 먼저 발생한 경우를 상정하여, 이것을 포함하도록 외부로부터의 액세스 요청에 따른 액세스 시간이 규정되어 있다. 또한, 외부로부터의 액세스 요청(커맨드)을 받아 데이터를 입출력하기까지의 일련의 동작은 어떤 액세스 요청에 따른 일련의 동작이 종료하고 나서 다음 액세스 요청에 따른 일련의 동작을 시작하도록, 즉 항상 하나의 액세스 요청에 따른 처리만 행하도록 하여 실행하고 있다.
의사-SRAM에서 동작(액세스)을 고속화하는 방법으로서는, 우선, 도 4a에 나타낸 바와 같이 하여 레이턴시를 짧게 하는 것으로 외부로부터의 액세스 시간을 단축하는 방법이 생각된다. 그러나, 레이턴시를 짧게 하면, 외부로부터의 액세스 요청에 의한 데이터 독출/기록 동작사이의 시간 간격(TC)이 줄어들어, 리프레시 엔트리 기간(TREN)에 해당하는 기간을 확보할 수 없을 우려가 있다. 즉, 레이턴시를 짧게 한 경우에는, 리프레시 요청이 발생했다고 해도 외부로부터의 액세스 요청에 의한 데이터 독출/기록 동작사이에 리프레시 동작을 실행할 수 없고, 메모리 셀에 기억하고 있는 데이터가 소실하여 버릴 우려가 있다.
또한, 의사-SRAM에서 동작을 고속화하는 다른 방법으로서는, 도 4b에 나타낸 바와 같이 하여 외부로부터의 액세스 요청을 다중화하는 방법이 생각된다. 그러나, 종래의 의사-SRAM에서는 도 4b의 시각 T91에 나타난 바와 같이 데이터 독출 동작(RD)(A)을 실행하고 있을 때에 데이터 독출 동작(RD)(B)이 요청되면, 그 시점에서 데이터 독출 동작(RD)(B)에 따른 어드레스 신호(ADD)가 받아들여져 디코드된다. 그 때문에, 어드레스 디코더(106)에서의 디코드 결과가 변화되어, 다른 메모리 셀을 선택하여 버린다. 따라서, 데이터 독출 동작(RD)(A)의 실행중에 데이터 독출 동작(RD)(B)이 요청된 경우에는 외부로부터의 액세스 요청을 정확히 인식할 수 없고, 그 시점에서 옳은 데이터가 출력되는 것을 보증할 수 없게 된다(도 4b에 나타낸 예에서는 데이터(3A)). 데이터 기록 동작이라도 마찬가지이다.
본 발명은 반도체 기억 장치에 대한 액세스 동작의 고속화를 실현하는 것을 목적으로 한다.
본 발명의 반도체 기억 장치는, 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 메모리 셀 어레이에 관련한 리프레시 동작을 요청하는 리프레시 요청 회로와, 외부에서 공급되는 메모리 셀 어레이에 대한 외부 액세스 요청에 관련한 정보를 디코드하는 동시에, 그 디코드 결과 및 리프레시 요청에 따라 메모리 셀 어레이에서 실행될 동작을 지시하는 처리 회로와, 해당 지시에 기초하여 메모리 셀 어레이에 대한 동작을 실행하는 어레이 제어 회로와, 외부 액세스 요청에 관련된 정보의 디코드 결과를 유지하는 레지스터를 갖는다.
상기 구성에 따르면, 어레이 제어 회로에 의해 외부 액세스 요청에 대응하는 동작을 메모리 셀 어레이에서 실행하고 있는 경우에 다른 외부 액세스 요청을 받더라도 어레이 제어 회로에 의한 처리와는 독립 또한 병행되어, 해당 외부 액세스 요청에 관한 정보를 처리 회로에서 디코드하여, 그 결과를 레지스터에 유지함으로써 외부로부터의 액세스 요청을 다중화할 수 있는 동시에, 처리 회로와 어레이 제어 회로에 의한 파이프라인 동작을 실현할 수 있다. 또한, 제1의 외부 액세스 요청에 대응하는 동작에 후속해서, 다중으로 입력된 제2의 외부 액세스 요청에 대응하는 동작의 실행을 지시하는 경우에는 발생한 리프레시 요청을 대기시키도록 함으로써 리프레시 엔트리 기간을 설정하지 않고서 외부 액세스 요청에 따른 동작을 순차 행할 수 있어, 아무런 문제점을 생기게 하는 일없이, 액세스 동작을 고속화할 수 있다.
본 발명의 반도체 기억 장치는 복수의 메모리 셀이 배치된 메모리 셀 어레이와, 리프레시 동작을 요청하는 리프레시 요청 신호를 외부에 출력하는 리프레시 요청 회로와, 상기 메모리 셀 어레이에 대한 외부 액세스 요청에 관한 정보를 디코드하여, 디코드 결과에 기초하여 메모리 셀 어레이로 실행하는 동작을 지시하는 처리 회로와, 처리 회로로부터의 지시에 기초여 메모리 셀 어레이에 대한 동작을 실행하는 어레이 제어 회로를 갖는다. 그리고, 외부 액세스 요청에는 리프레시 요청 신호에 대한 응답의 리프레시 실행 요청이 포함된다.
상기 구성에 의하면 리프레시 동작을 포함하는 메모리 셀 어레이에 대한 동작이 외부 액세스 요청만으로 요청되기 때문에 리프레시 엔트리 기간을 설정할 필요가 없어져, 레이턴시나 기록 사이클 시간 등의 메모리 셀 어레이에 대한 액세스 동작에 요하는 시간을 단축할 수 있다. 또한, 처리 회로에 의한 외부 액세스 요청에 관한 정보의 디코드 결과를 유지하는 레지스터를 설치하도록 한 경우에는 외부 액세스 요청에 따른 동작을 처리 회로와 어레이 제어 회로에 의한 파이프라인 동작에 의해 실행할 수 있다.
이하, 본 발명의 실시형태를 도면에 기초하여 설명한다.
-제1 실시예-
도 5는 본 발명의 실시형태에 의한 반도체 기억 장치(1A)의 구성예를 나타내는 블록도이다.
반도체 기억 장치(1A)는 의사-SRAM이며, 리프레시 타이머(2A), 칩 제어 회로(3A), 어드레스 디코더(4), 데이터 신호 제어 회로(5), 어레이 제어 회로(6), 메모리 셀 어레이(7), 및 인터페이스 회로(8A)를 포함한다.
리프레시 타이머(2A)는 카운터 등의 계측 수단을 이용하여 시간을 계측하여, 소정 기간이 경과할 때마다 리프레시 요청 신호(REFR)를 칩 제어 회로(3A)에 출력한다. 리프레시 타이머(2A)는 본 발명에 있어서의 리프레시 요청 회로에 해당한다. 리프레시 요청 신호(REFR)는 메모리 셀 어레이(7) 내의 각 메모리 셀에 기억되어 있는 데이터를 유지하기 위한 리프레시 동작을 요청하는 신호이다.
칩 제어 회로(3A)는 리프레시(REF) 실행 제어부(9), 파이프라인 실행 제어부(10), 커맨드(CMD) 실행 제어부(11), 및 커맨드 레지스터(12)를 가지며, 반도체 기억 장치(1)내의 각 회로의 동작을 통괄적으로 제어한다.
보다 구체적으로는, 칩 제어 회로(3A)는 도시하지 않는 디코더를 가지며, 인터페이스 회로(8A)를 통해 외부로부터의 커맨드 신호(외부 커맨드)(CMD)를 공급받아, 이것을 디코드한다. 이어서, 칩 제어 회로(3A)는 커맨드 신호(CMD)의 디코드 결과 및 리프레시 타이머(2A)로부터의 리프레시 요청 신호(REFR)에 기초하여 어레이 제어 회로(6)에 제어 신호를 출력한다. 또한, 칩 제어 회로(3A)는 외부 커맨드(CMD)에 의한 데이터 독출·기록에 따른 액세스 요청과, 리프레시 요청 신호(REFR)에 의한 리프레시 요청과의 아비트레이션(조정 처리)을 행한다.
커맨드 레지스터(12)는 공급되는 외부로부터의 커맨드 신호(CMD)를 칩 제어 회로(3A)에서 디코드하여 얻어진 디코드 결과를 유지하는 레지스터이다.
리프레시 실행 제어부(9), 파이프라인 실행 제어부(10), 및 커맨드 실행 제어부(11)에 관해서는 후술한다.
어드레스 디코더(4)는 인터페이스 회로(8A)를 통해 공급되는 외부로부터의 어드레스 신호(ADD)를 디코드하고, 그 디코드 결과에 기초하여 선택 어드레스 신호를 어레이 제어 회로(6)에 출력한다. 또한, 어드레스 디코더(4)는 어드레스 신호(ADD)를 디코드하여 얻어지는 디코드 결과를 유지하는 어드레스 레지스터(13)를 갖는다. 이 어드레스 레지스터(13)에 유지되는 디코드 결과와 커맨드 레지스터(12)에 유지되는 디코드 결과는 동일한 외부로부터의 액세스 요청에 관한 것으로, 커맨드 레지스터(12) 및 어드레스 레지스터(13)에 유지된 디코드 결과는 트리거 신호(Trig)에 기초하여 동기하여 출력된다.
본 발명에 있어서의 처리 회로는 이 칩 제어 회로(3)와 어드레스 디코더(4)로 구성된다.
데이터 신호 제어 회로(5)는 외부로부터의 커맨드 신호(CMD)에 따라서 행해지는 메모리 셀 어레이(7)에 대한 리드 동작 및 라이트 동작에서, 인터페이스 회로(8A)를 통한 반도체 기억 장치(1A)의 내부와 외부와의 사이에서의 데이터 신호(DQ)의 송수신을 제어한다.
어레이 제어 회로(6)는 칩 제어 회로(3)로부터 공급되는 제어 신호 및 어드레스 디코더(4)로부터 공급되는 선택 어드레스 신호에 기초하여 메모리 셀 어레이 (7)내의 메모리 셀에 관한 데이터 독출(리드) 동작, 데이터 기록(라이트) 동작, 및 리프레시 동작을 실행한다.
메모리 셀 어레이(7)는, 로우(행) 방향 및 칼럼(열) 방향에 관해서 어레이형으로 배치된 복수의 메모리 셀을 갖는다. 구체적으로는, 메모리 셀 어레이(7)는 복수의 비트선과, 그것에 교차하도록 설치된 복수의 워드선을 가지고, 비트선과 워드선과의 교차부에 메모리 셀이 배치되어 있다. 각 메모리 셀은 DRAM과 같은 1T-1C 형(1트랜지스터 1커패시터형) 메모리 셀로 구성되어, 각각 1-비트의 데이터를 기억한다.
또한, 메모리 셀 어레이(7)는 비트선에 대응하여 설치된 센스 앰프를 갖는다.
인터페이스 회로(8A)는 반도체 기억 장치(1A) 내부와 외부와의 사이에서 각 신호의 송수신을 위한 것이다. 인터페이스 회로(8A)는 외부에서 커맨드 신호(CMD) 및 어드레스 신호(ADD)가 입력되는 동시에, 외부와의 사이에서 데이터 신호(DQ)가 입출력된다. 또한, 커맨드 신호(CMD)나 데이터 신호(DQ)의 입출력 타이밍을 동기시키기 위한 클록 신호(CLK)가 외부에서 입력되어, 반도체 기억 장치(1A)내의 각 회로에 공급된다.
도 6a는 도 5에 나타낸 리프레시 실행 제어부(9)의 구성을 나타내는 회로도이다.
리프레시 실행 제어부(9)는 NOR(부정 논리합 연산) 회로(21), 인버터(22, 25, 26), 및 P-채널형 트랜지스터(23)와 N-채널형 트랜지스터(24)로 이루어지는 트 랜스퍼 게이트(27)를 갖는다.
외부 액세스 요청 신호(CMDA, CMDB)가 NOR 회로(21)에 입력된다. 이 NOR 회로(21)의 출력이 트랜지스터(23)의 제어 단자(게이트)에 인버터(22)를 통해 공급되는 동시에, 트랜지스터(24)의 제어 단자(게이트)에 공급된다. 또한, NOR 회로(21)의 출력은 액세스 종료 신호(BSTZ)로서 출력된다. 여기서, 외부 액세스 요청 신호(CMDA, CMDB)는 커맨드 신호(CMD)가 입력되어 커맨드(외부로부터의 액세스 요청)가 존재하는 경우에 하이 레벨("H")로 되는 신호이다. 외부 액세스 요청 신호(CMDA)가 단독으로 입력된 통상의 커맨드 및 본 실시형태의 특징인 파이프라인 동작(후술한다)에 있어서 선행하는 커맨드에 대응하여, 외부 액세스 요청 신호(CMDB)는 선행하는 커맨드를 뒤따르는 커맨드에 대응하고 있다.
또한, 리프레시 타이머(2A)로부터의 리프레시 요청 신호(REFR)가 트랜스퍼 게이트(27)를 통해 인버터(25)에 입력 가능하게 되어 있고, 인버터(25)의 출력이 리프레시 실행 명령(REFE)으로서 출력된다. 또, 인버터(25, 26)는 입력단이 자신과는 다른 인버터의 출력단에 접속되어 있고, 인버터(25, 26)에 의해 래치(유지) 회로가 구성되어 있다.
도 6b는 도 2a에 나타낸 리프레시 실행 제어부(9)의 동작을 나타내는 타이밍 차트이다. 또, 이하의 설명에서는 리프레시 요청 신호(REFR)는 로우 레벨("L")일 때 리프레시 동작을 요청하고 있는 것으로 하고, 리프레시 실행 명령(REFE)은 "H"로 리프레시 동작의 실행을 명령하고 있는 것으로 한다.
우선, 처음에 외부 액세스 요청 신호(CMDA) 및 리프레시 요청 신호(REFR)가 모두 "H", 외부 액세스 요청 신호(CMDB)가 "L"이며, 그 결과 리프레시 실행 명령(REFE)이 "L"이라고 한다.
이 상태로부터, 시각 T1에서 리프레시 요청 신호(REFR)가 "L"로 변화되고, 시각 T2에서 외부 액세스 요청 신호(CMDB)가 "H"로 변화된다. 시각 T3에서 외부 액세스 요청 신호(CMDA)는 "L"로 변화되고, 또한 시각 T4에서 외부 액세스 요청 신호(CMDB)가 "L"로 변화된다.
각 신호가 전술된 바와 같이 변화된 경우, 외부 액세스 요청 신호(CMDA, CMDB)의 적어도 한쪽은 시각 T4까지는 "H"이기 때문에, 트랜스퍼 게이트(27)는 오프 상태를 유지하여, 리프레시 요청 신호(REFR)는 인버터(25)에 입력되지 않는다. 따라서, 리프레시 실행 명령(REFE)은 "L"를 유지한다.
그리고, 외부 액세스 요청 신호(CMDA, CMDB)의 쌍방이 시각 T4에서 "L"이 됨으로써, 트랜스퍼 게이트(27)가 온상태가 되고, 리프레시 요청 신호(REFR)가 트랜스퍼 게이트(27)를 통해 인버터(25)에 입력된다. 그 결과, 리프레시 실행 명령(REFE)은 "H"로 변화되고, 리프레시 동작의 실행이 지시되게 된다.
전술된 바와 같이, 리프레시 실행 제어부(9)는 외부 액세스 요청 신호(CMDA, CMDB)의 적어도 한쪽이 "H", 즉 적어도 하나의 커맨드가 존재할 때, 리프레시 요청 신호(REFR)가 전달되는 것을 방지하여, 리프레시 동작이 실행되는 것을 억제한다(대기시킨다).
도 7은 도 5에 나타낸 파이프라인 실행 제어부(10)의 구성을 나타내는 회로도이다.
파이프라인 실행 제어부(10)는 NAND(부정 논리곱 연산) 회로(31, 32, 33, 38), NOR 회로(39), 인버터(30, 36, 37), 및 P-채널형 트랜지스터(34)와 N-채널형 트랜지스터(35)로 이루어지는 트랜스퍼 게이트(40)를 갖는다. 도 7에서, CMDA, CMDB(P)는 선행하는 커맨드 및 그 커맨드를 뒤따르는 파이프라인 동작에 관한 커맨드이며, CE, /CE는 커맨드 신호의 하나인 칩 인에이블 신호이다(/은 부논리 신호인 것을 나타낸다. 이하에 관해서도 마찬가지).
파이프라인 동작에 관한 커맨드(CMDB)(P) 및 칩 인에이블 신호(CE)가 NAND 회로(31)에 입력되고, NAND 회로(31)의 출력이 NAND 회로(32)에 입력된다. 또한, NAND 회로(32)에는 NAND 회로(33)의 출력이 입력된다. NAND 회로(32, 38)의 출력이 NAND 회로(33)에 입력된다. 즉, NAND 회로(32, 33)는 RS 플립플롭을 구성하고 있다.
또한, NAND 회로(32)의 출력은 칩 인에이블 신호(CE, /CE)에 의해 제어되는 트랜스퍼 게이트(40)를 통해, 인버터(36)에 입력가능하게 되고 있다. 인버터(36, 37)는 그 입력단이 자신과는 다른 인버터의 출력단에 접속되어 있고, 래치 회로를 구성하고 있다.
인버터(36)의 출력이 인버터(30)에 입력되고, 이 인버터(30)의 출력 및 칩 인에이블 신호(CE)가 NAND 회로(38)에 입력되며, NAND 회로(38)의 출력이 NOR 회로(39)에 입력된다. 또한, NOR 회로(39)에는 커맨드(CMDA)가 입력되어 있고, NOR 회로(39)의 출력이 실행 커맨드(CMDE)로서 출력된다.
도 7에 나타낸 파이프라인 실행 제어부(10)에서는 커맨드(CMDA)의 실행중(이 때 칩 인에이블 신호(CE)는 하이 레벨 "H"(/CE는 로우 레벨 "L"))에, 파이프라인 동작시키는 커맨드(CMDB)가 입력되면 NAND 회로(31)를 통해 NAND 회로(32, 33)로 이루어지는 RS 플립플롭에 래치된다.
그 후, 커맨드(CMDA)에 따른 동작을 정지(종료)시키기 위해서 칩 인에이블 신호(CE)가 "L"(/CE가 "H")로 변화되면, 커맨드(CMDB)가 트랜스퍼 게이트(40)를 통해 인버터(36, 37)로 이루어지는 래치에 전송된다. 그리고, 칩 인에이블 신호(CE)가 다시 "H"가 되면, 커맨드(CMDB)가 NAND 회로(38) 및 NOR 회로(39)를 통해 실행 커맨드(CMDE)로서 출력된다.
도 8은 도 5에 나타낸 커맨드 실행 제어부(11)의 구성을 나타내는 블럭도이다.
커맨드 실행 제어부(11)는 리프레시(REF) 판정부(41), 리프레시(REF) 유지부(42), 커맨드(CMD) 발생부(43)를 갖는다.
리프레시 판정부(41)는 커맨드 신호(CMD)(예컨대, 커맨드 신호(CMD)의 칩 인에이블 신호(CE)) 및 리프레시 실행 명령(REFE)이 입력되어, 커맨드 신호(CMD)에 의한 외부로부터의 액세스(데이터 독출/기록)요청 및 리프레시 요청의 어느쪽의 요청을 우선시키는가를 판정한다. 그리고, 그 판정 결과를 리프레시 유지부(42)에 출력한다. 즉, 리프레시 판정부(41)는 외부로부터의 액세스 요청과 리프레시 요청과의 아비트레이션(조정 처리)을 행한다.
예컨대, 리프레시 판정부(41)는 커맨드 신호(CMD) 및 리프레시 실행 명령(REFE)이 입력되는 RS 플립플롭에 의해 구성되어, 그 RS 플립플롭의 출력을 판정 결과로서 리프레시 유지부(42)에 공급한다.
리프레시 유지부(42)는 리프레시 실행 명령(REFE) 및 리프레시 판정부(41)에 의한 판정 결과가 공급되어, 해당 판정 결과가 외부로부터의 액세스 요청을 우선하는 것일 때에, 리프레시 요청(리프레시 실행 명령(REFE))가 있으면 그것을 유지한다. 또한, 리프레시 유지부(42)는 리프레시 실행 제어부(9)로부터 공급되는 액세스 종료 신호(BSTZ)에 기초하여 유지하고 있는 리프레시 요청을 재개하여 리프레시 트리거 신호(REFT)를 커맨드 발생부(43)에 출력한다.
커맨드 발생부(43)는 요청에 따라서 제어 신호(회로 활성 신호)를 생성하여 출력하는 것으로, 외부 액세스 또는 리프레시를 실행할 때에 공급되는 커맨드 신호(CMD) 및 리프레시 트리거 신호(REFT)에 기초하여 소정의 회로 활성 신호를 생성하여 출력한다.
도 9는 도 5에 나타낸 커맨드 레지스터(12) 및 어드레스 레지스터(13)를 각각 구성하는 레지스터 회로(51)의 구성을 나타내는 회로도이다. 또, 커맨드 레지스터(12) 및 어드레스 레지스터(13)는 도 9에 나타내는 레지스터 회로(51)를 필요에 따라서 소정수만 이용하여 구성된다.
레지스터 회로(51)는 인버터(52, 55, 56), 및 P-채널형 트랜지스터(53)와 N-채널형 트랜지스터(54)로 이루어지는 트랜스퍼 게이트(57)를 갖는다.
레지스터 회로(51)에서, 클록 신호(CLK)가 트랜지스터(53)의 제어 단자(게이트)에 인버터(52)를 통해 공급되는 동시에, 트랜지스터(54)의 제어 단자(게이트)에 공급된다. 또한, 입력 신호(IN)가 트랜스퍼 게이트(57)를 통해 인버터(55)에 입력 가능하게 되어 있고, 인버터(55)의 출력이 출력 신호(OUT)로서 출력된다. 또, 인버터(55, 56)는 상호 입력단과 출력단이 접속되어, 래치 회로를 구성하고 있다.
도 10은 도 5에 나타낸 어레이 제어 회로(6)의 구성을 나타내는 블럭도이며, 어레이 제어 회로(6)는 도 6에 나타낸 메모리 셀 어레이(7)를 제외하는 각 회로(61∼71)를 갖는다.
도 10에서, 블록 선택 지시 회로(61), 워드선(WL) 선택 지시 회로(62), 센스 앰프(SA) 선택 지시 회로(63), 칼럼선(CL) 선택 지시 회로(64), 및 앰프(AMP) 활성 지시 회로(65)는 각각 대응하는 블록 선택 회로(66), 워드선 선택 회로(67), 센스 앰프 활성화 회로(68), 칼럼선 선택 회로(69), 및 앰프 활성 제어 회로(70)의 동작 타이밍을 제어한다.
블록 선택 회로(66)는 어드레스 디코더(4)로부터 공급되는 블록 선택 어드레스 신호(BLSA)에 따라서 비트선 트랜스퍼 신호선(BT)을 선택적으로 활성화하는 동시에, 프리차지 신호선(BRS)을 불활성화한다. 워드선 선택 회로(67)는 어드레스 디코더(4)로부터 공급되는 워드선 선택 어드레스 신호(WLSA)에 따른 워드선(WL)을 선택적으로 활성화한다. 센스 앰프 활성화 회로(68)는 센스 앰프 구동 신호선(LE)을 활성화한다. 칼럼선 선택 회로(69)는 어드레스 디코더(4)로부터 공급되는 칼럼선 선택 어드레스 신호(CLSA)에 따른 칼럼선(CL)을 선택적으로 활성화한다. 앰프 활성 제어 회로(70)는 앰프(71)를 구동하기 위한 앰프 구동 신호선(AEN)을 활성화한다. 앰프(71)는 메모리 셀(7)로부터 판독된 데이터를 데이터 신호 제어 회로(5)에 증폭하여 출력한다.
여기서, 전술한 각 회로(66∼70)가 신호선을 활성화하는 동작(선택하는 동작도 포함한다)은 각각 대응하는 지시 회로(61∼65)로부터의 지시에 기초하여 순차 행해진다.
보다 구체적으로, 칩 제어 회로(3)로부터 공급되는 제어 신호 및 어드레스 디코더(4)로부터 공급되는 어레이 선택 어드레스 신호(ARSA)에 기초하여, 우선 블록 선택 지시 회로(61)로부터 블록 선택 회로(66)에 대하여 지시가 나온다. 계속해서, 블록 선택 지시 회로(61)로부터의 지시가 나오는 것을 조건으로 하여, 워드선 선택 지시 회로(62)로부터 워드선 선택 회로(67)에 대하여 지시가 나온다. 그 후, 마찬가지로 하여, 센스 앰프 선택 지시 회로(63)로부터 센스 앰프 활성화 회로(68)에 대하여, 칼럼선 선택 지시 회로(64)로부터 칼럼선 선택 회로(69)에 대하여, 앰프 활성 지시 회로(65)로부터 앰프 활성 제어 회로(70)에 대하여 순차 지시가 나온다. 다만, 앰프 활성 지시 회로(65)로부터 앰프 활성 제어 회로(70)에 대한 지시는 센스 앰프 선택 지시 회로(63) 및 칼럼선 선택 지시 회로(64)의 쌍방으로부터 지시가 나오는 것을 조건으로 하여 나온다.
도 11a는 도 5에 나타낸 메모리 셀 어레이(7)의 구성을 나타내는 회로도이며, 복수의 메모리 셀로 구성되는 메모리 셀 어레이(7)에 있어서, 하나의 메모리 셀과 그 주변 회로를 나타내고 있다. 도 11b는 도 11a에 나타낸 회로에서의 데이터 독출 동작을 설명하는 타이밍 차트이다.
도 11a에서, C1은 용량, NT1∼NT17은 N-채널형 트랜지스터, PT1∼PT3은 P-채널형 트랜지스터이다. 용량(C1)과 트랜지스터(NT1)는 메모리 셀(1T1C형 메모리 셀) 을 구성한다. 트랜지스터(NT3∼NT5)의 조, 및 트랜지스터(NT13∼NT15)의 조는 각각 프리차지 회로(82, 85)를 구성한다. 트랜지스터(NT11, NT12, PT2, PT3)는 센스 앰프(83)를 구성한다. 84는 인버터이다.
메모리 셀(81)의 용량(C1)에는 1 비트의 정보가 기억된다. 이 메모리 셀(81)(용량(C1))에 기억된 데이터를 독출할 때의 동작을 도 11b를 참조하여 설명한다.
또, 데이터 독출(리드) 동작, 데이터 기록(라이트) 동작, 및 리프레시 동작의 어느 쪽도 실행되어 있지 않은 경우에는, 비트선 트랜스퍼 신호선(BT0, BT1) 및 프리차지 신호선(BRS)은 활성화되어 있고, "H"이다. 따라서, 프리차지 회로(82, 83)내의 트랜지스터(NT3∼NT5, NT13∼NT15), 및 트랜지스터(NT6, NT7, NT16, NT17)가 도통하여, 비트선(BL, /BL)의 전위는 같은 전위로 되어 있다.
데이터를 독출할 때는, 우선, 메모리 셀(81)에 대응하는 비트선 트랜스퍼 신호선(BT0)을 제외하는 비트선 트랜스퍼 신호선(도 11a에 나타내는 회로에서는 비트선 트랜스퍼 신호선(BT1))과, 프리차지 신호선(BRS)을 불활성화하여 "L"로 한다. 따라서, 프리차지 회로(82, 83)가 비동작 상태가 되는 동시에, 트랜지스터(NT16, NT17)가 비도통 상태가 된다(센스 앰프(83)의 리셋 상태 해제). 비트선 트랜스퍼 신호선(BT0)은 "H"를 유지한다.
그 다음, 워드선(WL)이 선택적으로 활성화되어 "H"가 되면, 트랜지스터(NT1)가 도통하여, 용량(C1)에 기억되어 있는 데이터가 비트선(BL)에 판독된다. 이에 따라, 용량(C1)에 기억되어 있는 데이터에 따라서 비트선(BL)의 전위가 변화된다 (SQ1). 여기서, 트랜지스터(NT6, NT7)는 도통 상태이며, 트랜지스터(NT16, NT17)는 비도통 상태이기 때문에, 트랜지스터(NT6, NT7)를 통해 비트선(BL, /BL)의 데이터(전위)가 센스 앰프(83)에 공급된다.
그 다음, 센스 앰프 구동 신호선(LE)이 활성화되어 "H"가 되면, 트랜지스터(NT8, PT1)가 도통하여 전원 공급이 행해지는 것에 의해 센스 앰프(83)가 동작하여, 비트선(BL, /BL)의 데이터가 증폭된다(SQ2). 계속해서, 칼럼선(CL)이 선택적으로 활성화되어 "H"가 되면, 칼럼 게이트로서의 트랜지스터(NT9, NT10)가 도통하여, 증폭된 비트선(BL, /BL)의 데이터가 데이터 버스(DB, /DB)에 출력된다(SQ3).
그 후, 칼럼선(CL)을 불활성화하여 "L"로 하여, 독출한 데이터의 메모리 셀(81)(용량(C1))에의 재기록을 한 (SQ4)후, 워드선(WL)을 불활성화하여 "L"로 한다. 또한, 센스 앰프 구동 신호선(LE)을 불활성화하여 "L"로 함으로써 센스 앰프(83)를 비동작 상태로 한 후, 모든 비트선 트랜스퍼 신호선(BT0, BT1) 및 프리차지 신호선(BRS)을 활성화하여 데이터 독출 동작을 종료한다.
메모리 셀(81)에의 데이터 기록 동작은 종래와 마찬가지이고, 그 설명은 생략한다.
그 다음, 본 실시형태에 의한 반도체 기억 장치(1A)에서의 파이프라인 동작에 관해서 설명한다.
도 12는 본 실시형태에 의한 반도체 기억 장치의 동작예를 나타내는 타이밍 차트이다. 도 12에 나타내는 예는 커맨드 신호(CMD)로서 반도체 기억 장치(1)를 동작 상태로 하는 칩 인에이블 신호(/CE), 어드레스 신호(ADD)가 유효한 것을 나타 내는 어드레스 밸리드 신호(/ADV), 출력 허가 신호(/OE), 및 기록 인에이블 신호(/WE)를 이용하는 반도체 기억 장치의 경우를 나타내고 있다. 또, 도 12에 있어서 "코어 동작"이란 메모리 셀 어레이(7)의 선택 동작(어레이 제어 회로(6)가 메모리 셀 어레이(7)에 대해서 실행하는 동작)이며, "Peri 동작"이란 어레이 제어 회로(6) 및 메모리 셀 어레이(7)를 제외하는 회로(2A, 3A, 4, 5, 및, 8A)가 실행하는 동작이다.
우선, 시각 T11에서, 칩 인에이블 신호(/CE), 어드레스 밸리드 신호(/ADV), 및 출력 허가 신호(/OE)가 "L"로 변화된다. 칩 제어 회로(3)는 이들 커맨드 신호(CMD)를 디코드하여, 외부로부터의 액세스 요청이 데이터 독출 동작(RD)(A)이라고 판단한다. 또한, 어드레스 디코더(106)는 어드레스 신호(ADD)를 받아들여 디코드한다.
여기서, 제1 실시예에 따른 반도체 기억 장치(1A)에서는, 외부로부터의 액세스 요청이 다중화되어 있지 않은 상태, 즉 다른 외부로부터의 액세스 요청의 동작을 실행중에 받은 액세스 요청이 아닌 경우에는 리프레시 요청과의 사이에서 아비트레이션을 행한다.
예컨대, 시각 T11 이전에 리프레시 타이머(2)로부터의 리프레시 요청 신호(REFR)에 의해 리프레시 요청이 발생하고 있는 경우에는 메모리 셀 어레이(7)에서는 리프레시 코어 동작이 실행된다(시각 T12).
다음에, 시각 T13에서, 어드레스 밸리드 신호(/ADV)가 "H"로 변화된다.
시각 T14에서 코어 동작으로서의 리프레시 동작이 종료하면 메모리 셀 어레 이(7)에 대한 데이터 독출 동작(RD)(A)이 실행된다. 이에 따라, 시각 T15 이후, 어드레스 디코더(4)에서의 디코드 결과에 대응하는 메모리 셀의 데이터(1A, 2A, 3A)가 순차 판독되어 데이터 신호(DQ)로서 출력된다.
메모리 셀 어레이(7)에 대해서 데이터 독출 동작(RD)(A)을 실행중인 시각 T16에 있어서 어드레스 밸리드 신호(/ADV)가 "L"로 변화되면, 칩 제어 회로(3)는 커맨드 신호(CMD)를 디코드하여, 외부로부터의 액세스 요청이 데이터 독출 동작(RD)(B)이라고 판단한다. 또한, 어드레스 디코더(4)는 어드레스 신호(ADD)를 받아들여 디코드한다. 이 때, 다른 외부로부터의 액세스 요청에 의한 동작 RD(A)을 메모리 셀 어레이(7)에 대해서 실행중이기 때문에, 칩 제어 회로(3) 및 어드레스 디코더(4)는 데이터 독출 동작(RD)(B)에 따른 각각의 디코드 결과를 커맨드 레지스터(12) 및 어드레스 레지스터(13)에 유지한다.
그 다음, 시각 T17에서, 어드레스 밸리드 신호(/ADV) 및 칩 인에이블 신호(/CE)가 "H"로 변화된다. 칩 인에이블 신호(/CE)가 "H"로 변화함으로써 칩 제어 회로(3)가 데이터 독출 동작(RD)(A)의 종료를 어레이 제어 회로(6)에 지시하여, 메모리 셀 어레이(7)에서 실행하고 있는 데이터 독출 동작(RD)(A)이 종료한다(시각 T18). 또, 이와 같이 데이터 독출 동작 등으로 버스트 동작하고 있는 경우에, 칩 인에이블 신호(/CE)를 "H"로 하여 해당 동작을 종료시키는 커맨드를 본 실시형태에서는 터미네이션 커맨드라 칭한다.
시각 T18에서, 칩 인에이블 신호(/CE)가 다시 "L"로 변화되면, 칩 제어 회로(3)내의 파이프라인 실행 제어부(10)에 의해 코어 동작으로서의 데이터 독출 동작 (RD)(B)의 실행이 지시된다. 그리고, 시각 T19에서, 커맨드 레지스터(12) 및 어드레스 레지스터(13)에 유지되어 있는 디코드 결과에 기초하여 메모리 셀 어레이(7)에 대한 데이터 독출 동작(RD)(B)의 실행이 시작된다.
여기서, 본 실시형태에 의한 반도체 기억 장치(1A)에서는 외부로부터의 액세스 요청이 다중화된 것, 즉 다른 외부로부터의 액세스 요청의 동작을 실행중에 받은 액세스 요청인 경우에는 다른 외부로부터의 액세스 요청의 동작이 종료한 후, 리프레시 요청과의 사이에서 아비트레이션을 행하지 않고서 다중화되어 있던 액세스 요청의 동작을 실행한다. 이것은 전술한 칩 제어 회로(3A)내의 리프레시 실행 제어부(9) 등에 의해 실현된다.
시각 T20 이후, 어드레스 레지스터(13)에 유지되어 있던 디코드 결과에 대응하는 메모리 셀의 데이터(1B, 2B, 3B, 4B, 5B)가 순차 판독되어 데이터 신호(DQ)로서 출력된다.
후속해서, 시각 T21에서, 칩 인에이블 신호(/CE)가 "H"로 변화된다, 즉 터미네이션 커맨드가 발행되는 것에 의해 시각 T21에서 코어 동작으로서의 데이터 독출 동작(RD)(B)이 종료한다.
도 13은 제1 실시예에 따른 다른 형태의 반도체 기억 장치의 동작예를 나타내는 타이밍 차트이다. 도 13에 나타내는 예는 커맨드 신호(CMD)로서 도 12에 나타낸 신호에 더하여, 어드레스 밸리드 신호(ADV2)를 더욱 이용하는 반도체 기억 장치의 경우를 나타내고 있다. 어드레스 밸리드 신호(/ADV2)는 어드레스 신호(ADD)가 유효한 것을 나타내는 동시에, 외부로부터의 액세스 요청이 파이프라인 동작에 관 련된 것, 즉 다중화되는 것을 나타내는 신호이다.
또, 도 13에 관해서는, 도 12에 나타내는 시각 T16∼T17의 사이에 어드레스 밸리드 신호(/ADV)를 "L"로 하는 대신에, 그것에 대응하는 시각 T36∼T37의 사이에 외부로부터의 액세스 요청이 파이프라인 동작에 관한 것임을 나타내는 어드레스 밸리드 신호(/ADV2)를 "L"로 하는 점이 다를 뿐이고, 반도체 기억 장치(1A)내의 동작은 동일하기 때문에, 상세한 설명은 생략한다. 또, 도 13에 나타낸 시각 T31∼T42가 도 12에 나타낸 시각 T11∼시각 T22에 각각 대응하고 있다.
제1 실시예에 따르면, 어레이 제어 회로(6)에 의해 메모리 셀 어레이(7)에 대해서 외부로부터의 액세스 요청에 따른 동작을 실행중에, 외부로부터의 다른 액세스 요청을 받으면, 어레이 제어 회로(6)에서의 동작에 관계없이 칩 제어 회로(3A)가 커맨드 신호(CMD)를 디코드하는 동시에, 어드레스 디코더(4)가 어드레스 신호(ADD)를 디코드한다. 그리고, 그 디코드 결과를 커맨드 레지스터(12) 및 어드레스 레지스터(13)에 유지한다. 그 후, 메모리 셀 어레이(7)에서의 외부로부터의 액세스 요청에 따른 동작이 종료하면, 리프레시 엔트리 기간을 설정하는 일없이 커맨드 레지스터(12) 및 어드레스 레지스터(13)에 유지되어 있는 디코드 결과에 기초하여 외부로부터의 다른 액세스 요청에 따른 동작을 메모리 셀 어레이(7)에서 실행한다.
이에 따라, 반도체 기억 장치(1A)에 있어서의 외부로부터의 액세스 요청 수신으로부터 그 디코드까지의 처리(전단 처리)와, 디코드 결과에 기초를 둔 메모리 셀 어레이(7)에 대한 처리(후단 처리)를 독립 또한 병행하여 파이프라인 동작시켜 실행할 수 있다. 즉, 외부로부터의 액세스 요청(A)에 따른 전단 처리와 외부로부터의 액세스 요청(B)에 따른 후단 처리를 병행하여 행하고, 외부로부터의 액세스 요청(B)에 따른 후단 처리가 종료한 후, 외부로부터의 액세스 요청(A)에 관해서 다음단의 처리인 후단 처리를 행한다. 따라서, 외부로부터의 액세스 요청을 다중으로 입력하여, 외부로부터의 액세스 요청에 따른 동작에 관해서 파이프라인 동작을 실현할 수 있는 동시에, 리프레시 엔트리 기간을 설정하지 않음으로써 레이턴시를 짧게 할 수 있어, 반도체 기억 장치(1A)에서 아무런 문제점을 생기게 하는 일없이, 액세스 동작을 고속화할 수 있다. 또한, 파이프라인 동작을 실현함으로써 데이터 신호(DQ)의 버스 효율을 향상시킬 수 있다.
제1 실시예에서, 외부로부터의 액세스 요청을 다중으로 입력함으로써 연속하여 실행하는 경우의 최대수에 관해서는 진술하고 있지 않지만, 미리 규정된 리프레시 동작의 시간 간격을 만족하도록 하면, 최대수가 임의이다. 예컨대, 메모리 셀의 데이터 유지 시간이 100 msec, 메모리 셀 어레이(7)내의 전셀에 관해서 리프레시 동작을 실행하기 위한 횟수가 8000회라고 하면, 리프레시 동작의 시간 간격은 100 msec/8000=12.5 μs가 되기 때문에, 12.5 μs 이내이면 외부로부터의 액세스 요청을 연속하여 실행시키더라도 좋고, 각 메모리 셀의 데이터를 보증할 수 있다.
또한, 제1 실시예에서는, 외부로부터의 액세스 요청이 다중으로 입력된 경우에, 후에 실행하는 액세스 요청에 따른 코어 동작에 있어서의 레이턴시를 리프레시 엔트리 기간을 설정하지 않음으로써 짧게 하도록 하고 있지만, 예컨대 도 9에 나타낸 예의 것과 같이 2개의 어드레스 밸리드 신호(/ADV, /ADV2)를 이용하여, 다중으 로 입력되었는가 아닌가에는 관계없이, 한쪽의 신호에서는 레이턴시를 통상의 경우와 동일히 하고, 다른쪽의 신호에서는 레이턴시를 짧게 하도록 하더라도 좋다. 이와 같이 하여도, 반도체 기억 장치(1A)로써 아무런 문제점을 생기게 하는 일없이, 액세스 동작을 고속화할 수 있다.
- 제2 실시예-
그 다음, 본 발명의 제2 실시예가 설명될 것이다.
도 14는 본 발명의 제2 실시형태에 의한 반도체 기억 장치(1)의 구성예를 나타내는 블럭도이다.
반도체 기억 장치(1B)는 의사-SRAM이며, 리프레시 타이머(2B), 칩 제어 회로(3B), 어드레스 디코더(4), 데이터 신호 제어 회로(5), 어레이 제어 회로(6), 메모리 셀 어레이(7), 및 인터페이스 회로(8B)를 갖는다.
리프레시 타이머(2B)는 카운터 등의 계측 수단을 이용하여 시간을 계측하여, 소정 기간이 경과할 때마다 리프레시 투입 요청 신호(REFR)를 인터페이스 회로(8B)를 통해 외부에 출력한다. 리프레시 타이머(2B)는 본 발명에 있어서의 리프레시 요청 회로에 해당한다. 리프레시 투입 요청 신호(REFR)는 메모리 셀 어레이(7)에 대한 리프레시 동작을 실행시키는 리프레시 신호(커맨드)(REFE)를 요청하는 신호이다.
칩 제어 회로(3B)는 파이프라인 실행 제어부(10) 및 커맨드 레지스터(12)를 가지며, 반도체 기억 장치(1B)내의 각 회로의 동작을 통괄적으로 제어한다.
보다 구체적으로, 칩 제어 회로(3B)는 인터페이스 회로(8B)를 통해 외부로부 터의 커맨드 신호(외부 커맨드)(CMD) 및 리프레시 신호(커맨드)(REFE)가 공급된다. 그리고, 칩 제어 회로(3B)는 도시하지 않는 디코더에 의해 이들을 디코드하여, 디코드 결과에 기초하여 어레이 제어 회로(6)에 제어 신호를 출력한다.
커맨드 레지스터(12)는 칩 제어 회로(3B)에서의 디코드에 의해 얻어지는 디코드 결과를 유지하는 레지스터이다.
파이프라인 실행 제어부(10)에 관해서는 후술한다.
어드레스 디코더(4)는 인터페이스 회로(8B)를 통해 공급되는 외부로부터의 어드레스 신호(ADD)를 디코드하여, 그 디코드 결과에 기초하는 선택 어드레스 신호를 어레이 제어 회로(6)에 출력한다. 또한, 어드레스 디코더(4)는 어드레스 신호(ADD)를 디코드하여 얻어지는 디코드 결과를 유지하는 어드레스 레지스터(13)를 갖는다. 이 어드레스 레지스터(13)에 유지되는 디코드 결과와 커맨드 레지스터(12)에 유지되는 디코드 결과는 동일한 요청에 관한 것으로, 커맨드 레지스터(12) 및 어드레스 레지스터(13)에 유지된 디코드 결과는 트리거 신호(Trig)에 기초하여 동기하여 출력된다.
본 발명에 있어서의 처리 회로는 칩 제어 회로(3B)와 어드레스 디코더(4)에 의해 구성된다.
데이터 신호 제어 회로(5)는 외부로부터의 커맨드 신호(CMD)에 따라서 행해지는 메모리 셀 어레이(7)에 대한 리드 동작 및 라이트 동작으로써, 인터페이스 회로(8B)를 통한 반도체 기억 장치(1B) 내부와 외부와의 사이에서의 데이터 신호(DQ)의 송수신을 제어한다.
어레이 제어 회로(6)는 칩 제어 회로(3)로부터 공급되는 제어 신호 및 어드레스 디코더(4)로부터 공급되는 선택 어드레스 신호에 기초하여 메모리 셀 어레이(7) 내의 메모리 셀에 관한 데이터 독출(리드) 동작, 데이터 기록(라이트) 동작, 및 리프레시 동작을 실행한다.
메모리 셀 어레이(7)는 로우(행) 방향 및 칼럼(열) 방향에 관해서 어레이형으로 배치된 복수의 메모리 셀을 갖는다. 보다 구체적으로는, 메모리 셀 어레이(7)는 복수의 비트선과, 그것에 교차하도록 설치된 복수의 워드선을 가지고, 비트선과 워드선과의 교차부에 메모리 셀이 배치되어 있다. 각 메모리 셀은 DRAM과 같은 1T-1C 형(1트랜지스터 1커패시터형) 메모리 셀로 구성되어, 각각 1-비트의 데이터를 기억한다.
또한, 메모리 셀 어레이(7)는 비트선에 대응하여 설치된 센스 앰프를 갖는다.
인터페이스 회로(8B)는 반도체 기억 장치(1B) 내부와 외부와의 사이에서 각 신호를 교환하기 위한 것이다. 인터페이스 회로(8B)는, 커맨드 신호(CMD), 어드레스 신호(ADD) 및 리프레시 신호(REFE)를 외부로부터 입력받는 동시에, 리프레시 투입 요청 신호(REFR)를 외부에 출력한다. 또한, 인터페이스 회로(8)에는 데이터 신호(DQ)가 입출력된다. 또한, 커맨드 신호(CMD)나 데이터 신호(DQ) 등의 입출력 타이밍을 동기시키기 위한 클록 신호(CLK)가 외부에서 입력되어, 반도체 기억 장치(1B)내의 각 회로에 공급된다.
도 15는 도 14에 나타낸 반도체 기억 장치(1B)를 이용한 메모리 시스템의 구 성예를 나타내는 도면이다. 도 15에 있어서, 반도체 기억 장치(1B)는 간략하여 나타내고 있는 동시에, 도 14에 나타낸 블록 등과 동일한 기능을 갖는 블록 등에는 동일한 부호를 붙여 중복하는 설명은 생략한다.
리프레시 타이머(2B)로부터 출력되는 리프레시 투입 요청 신호(REFR)가 메모리 컨트롤러(28)에 입력된다. 또한, 메모리 컨트롤러(28)로부터 출력되는 커맨드 신호(CMD) 및 리프레시 신호(REFE)가 칩 제어 회로(3B)에 입력되는 동시에, 메모리 컨트롤러(28)로부터 출력되는 어드레스 신호(ADD)가 어드레스 디코더(4)에 입력된다. 데이터 신호(DQ)가 메모리 컨트롤러(21)와 데이터 신호 제어 회로(5)에서 입출력된다.
메모리 컨트롤러(28)는 프로세서(29) 등으로부터의 요청에 기초하여 반도체 기억 장치(1B)를 제어한다. 예컨대, 메모리 컨트롤러(28)는 반도체 기억 장치(1B)로부터의 리프레시 투입 요청 신호(REFR)에 의한 리프레시 요청을 수신하면, 수신후의 일정 기간내에 리프레시 신호(REFE)를 출력한다. 또한, 메모리 컨트롤러(28)는 프로세서(29)로부터의 반도체 기억 장치(1B)에의 액세스 요청(데이터의 독출 또는 기록)를 수신하면, 해당 액세스 요청에 따른 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 출력한다. 또, 메모리 컨트롤러(28)는 프로세서(29)로부터의 반도체 기억 장치(1B)에의 액세스 요청과 리프레시 투입 요청 신호(REFR)에 의한 리프레시 요청과의 조정 처리를 행하여, 조정 결과에 따라서 커맨드 신호(CMD) 또는 리프레시 신호(REFE)를 출력한다.
상술한 바와 같이, 반도체 기억 장치(1B)를 이용한 메모리 시스템에서는 반 도체 기억 장치(1B) 내의 리프레시 타이머(2B)로부터 출력되는 리프레시 투입 요청 신호(REFR)에 기초하여, 반도체 기억 장치(1B)에서 리프레시 동작을 실행시키기 위한 리프레시 신호(REFE)를 출력한다. 따라서, 반도체 기억 장치(1B) 자신이 리프레시 동작의 실행 타이밍을 제어하기 때문에, 컨트롤러측에서는 리프레시 동작의 실행 타이밍을 제어하기 위한 타이머 등을 메모리 컨트롤러(28)에 구비할 필요가 없는 동시에, 리프레시 동작의 실행 타이밍을 고려할 필요가 없다. 그 결과, 도 15에 나타낸 바와 같은 메모리 시스템이 종래의 같은 시스템으로 실현될 수 있어, 만일 새로운 시스템을 구축하는 경우라도 용이하게 행할 수 있다.
도 14에 도시된 파이프라인 실행 제어부(10)는, 도 7에 도시된 바와 같이 NAND(부정 논리곱 연산)회로(31, 32, 33, 38), NOR(부정 논리합 연산)회로(39), 인버터(30, 36, 37), 및 P-채널형 트랜지스터(34)와 N-채널형 트랜지스터(35)로 이루어지는 트랜스퍼 게이트(40)를 갖는다. 제2 실시예에서, CMDA는 단독으로 입력된 통상의 커맨드 및 본 실시형태의 특징인 파이프라인 동작(후술한다)에 있어서 선행하는 커맨드이며, CMDB(P)는 선행하는 커맨드에 계속되는 파이프라인 동작에 관한 커맨드이다. 또한, CE, /CE는 커맨드 신호의 하나인 칩 인에이블 신호이다(/은 부논리 신호인 것을 나타낸다. 이하에 관해서도 마찬가지).
파이프라인 동작에 관한 커맨드(CMDB)(P) 및 칩 인에이블 신호(CE)가 NAND 회로(31)에 입력되고, NAND 회로(31)의 출력이 NAND 회로(32)에 입력된다. 또한, NAND 회로(32)에는 NAND 회로(33)의 출력이 입력된다. NAND 회로(32, 38)의 출력이 NAND 회로(33)에 입력된다. 즉, NAND 회로(32, 33)는 RS 플립플롭을 구성하고 있 다.
또한, NAND 회로(32)의 출력은 칩 인에이블 신호(CE, /CE)에 의해 제어되는 트랜스퍼 게이트(40)를 통해, 인버터(36)에 입력가능하게 되고 있다. 인버터(36, 37)는 입력단이 자신과는 다른 인버터의 출력단에 접속되어 있고, 래치 회로를 구성하고 있다.
인버터(36)의 출력이 인버터(30)에 입력되고, 이 인버터(30)의 출력 및 칩 인에이블 신호(CE)가 NAND 회로(38)에 입력되며, NAND 회로(38)의 출력이 NOR 회로(39)에 입력된다. 또한, NOR 회로(39)에는 커맨드(CMDA)가 입력되어 있고, NOR 회로(39)의 출력이 실행 커맨드(CMDE)로서 출력된다.
파이프라인을 동작시키는 커맨드(CMDB)가 커맨드(CMDA)의 실행중(이 때 칩 인에이블 신호(CE)는 하이 레벨 "H"(/CE는 로우 레벨 "L"))에 파이프라인 실행 제어부(10)에 입력되면, 이 커맨드(CMDB)는 NAND 회로(31)를 통해 NAND 회로(32, 33)로 이루어지는 RS 플립플롭에 래치된다.
그 후, 커맨드(CMDA)에 따른 동작을 정지(종료)시키기 위해서 칩 인에이블 신호(CE)가 "L"(/CE가 "H")로 변화되면, 커맨드(CMDB)가 트랜스퍼 게이트(40)를 통해 인버터(36, 37)로 이루어지는 래치에 전송된다. 그리고, 칩 인에이블 신호(CE)가 다시 "H"가 되면, 커맨드(CMDB)가 NAND 회로(38) 및 NOR 회로(39)를 통해 실행 커맨드(CMDE)로서 출력된다.
도 14에 나타낸 커맨드 레지스터(12) 및 어드레스 레지스터(13)는 도 9에 나타내는 레지스터 회로(51)를 필요에 따라서 소정수만 이용하여 구성된다.
레지스터 회로(51)는 인버터(52, 55, 56), 및 P-채널형 트랜지스터(53)와 N-채널형 트랜지스터(54)로 이루어지는 트랜스퍼 게이트(57)를 갖는다.
레지스터 회로(51)는 클록 신호(CLK)가 트랜지스터(53)의 제어 단자(게이트)에 인버터(52)를 통해 공급되는 동시에, 트랜지스터(54)의 제어 단자(게이트)에 공급된다. 또한, 입력 신호(IN)이 트랜스퍼 게이트(57)를 통해 인버터(55)에 입력 가능하게 되어 있고, 인버터(55)의 출력이 출력 신호(OUT)로서 출력된다. 또, 인버터(55, 56)는 상호 입력단과 출력단이 접속되어, 래치 회로를 구성하고 있다.
도 14에 나타낸 어레이 제어 회로(6)는 도 10에서와 같이 구성된다.
어레이 제어 회로(6)에 있어서, 블록 선택 지시 회로(61), 워드선(WL) 선택 지시 회로(62), 센스 앰프(SA) 선택 지시 회로(63), 칼럼선(CL) 선택 지시 회로(64), 및 앰프(AMP) 활성 지시 회로(65)는 각각 대응하는 블록 선택 회로(66), 워드선 선택 회로(67), 센스 앰프 활성화 회로(68), 칼럼선 선택 회로(69), 및 앰프 활성 제어 회로(70)의 동작 타이밍을 제어한다.
블록 선택 회로(66)는 어드레스 디코더(4)로부터 공급되는 블록 선택 어드레스 신호(BLSA)에 따라서 비트선 트랜스퍼 신호선(BT)을 선택적으로 활성화하는 동시에, 프리차지 신호선(BRS)을 불활성화한다. 워드선 선택 회로(67)는 어드레스 디코더(4)로부터 공급되는 워드선 선택 어드레스 신호(WLSA)에 따른 워드선(WL)을 선택적으로 활성화한다. 센스 앰프 활성화 회로(68)는 센스 앰프 구동 신호선(LE)을 활성화한다. 칼럼선 선택 회로(69)는 어드레스 디코더(4)로부터 공급되는 칼럼선 선택 어드레스 신호(CLSA)에 따른 칼럼선(CL)을 선택적으로 활성화한다. 앰프 활성 제어 회로(70)는 앰프(71)를 구동하기 위한 앰프 구동 신호선(AEN)을 활성화한다. 앰프(71)는 메모리 셀(7)로부터 판독된 데이터를 데이터 신호 제어 회로(5)에 증폭하여 출력한다.
여기서, 전술한 각 회로(66∼70)가 신호선을 활성화하는 동작(선택하는 동작도 포함한다)은 각각 대응하는 지시 회로(61∼65)로부터의 지시에 기초하여 순차 행해진다.
보다 구체적으로는, 칩 제어 회로(3B)로부터 공급되는 제어 신호 및 어드레스 디코더(4)로부터 공급되는 어레이 선택 어드레스 신호(ARSA)에 기초하여, 우선 블록 선택 지시 회로(61)로부터 블록 선택 회로(66)에 대하여 지시가 나온다. 계속해서, 블록 선택 지시 회로(61)로부터의 지시가 나오는 것을 조건으로 하여, 워드선 선택 지시 회로(62)로부터 워드선 선택 회로(67)에 대하여 지시가 나온다.
그 후, 마찬가지로 하여, 센스 앰프 선택 지시 회로(63)로부터 센스 앰프 활성화 회로(68)에 대하여, 칼럼선 선택 지시 회로(64)로부터 칼럼선 선택 회로(69)에 대하여, 앰프 활성 지시 회로(65)로부터 앰프 활성 제어 회로(70)에 대하여 순차 지시가 나온다. 다만, 앰프 활성 지시 회로(65)로부터 앰프 활성 제어 회로(70)에 대한 지시는 센스 앰프 선택 지시 회로(63) 및 칼럼선 선택 지시 회로(64)의 쌍방으로부터 지시가 나오는 것을 조건으로 하여 나온다.
도 14에 도시된 메모리 셀 어레이(7)은 도 11a에서와 같이 구성된다. 메모리 셀(81)의 용량(C1)에는 1비트의 정보가 기억된다. 이 메모리 셀(81)(용량(C1))에 기억된 데이터를 독출할 때의 동작을 도 11b를 참조하여 설명한다.
또, 데이터 독출(리드) 동작, 데이터 기록(라이트) 동작, 및 리프레시 동작의 어느 쪽도 실행되어 있지 않은 경우에는, 비트선 트랜스퍼 신호선(BT0, BT1) 및 프리차지 신호선(BRS)은 활성화되어 있고, "H"이다. 따라서, 프리차지 회로(82, 85)내의 트랜지스터(NT3∼NT5, NT13∼NT15), 및 트랜지스터(NT6, NT7, NT16, NT17)가 도통하여, 비트선(BL, /BL)의 전위는 동일한 전위로 된다.
데이터를 독출할 때는, 우선, 메모리 셀(81)에 대응하는 비트선 트랜스퍼 신호선(BT0)을 제외한 비트선 트랜스퍼 신호선(도 6(A)에 나타내는 회로에서는 비트선 트랜스퍼 신호선(BT1))과, 프리차지 신호선(BRS)을 불활성화하여 "L"로 한다. 따라서, 프리차지 회로(82, 83)가 비동작 상태가 되는 동시에, 트랜지스터(NT16, NT17)가 비도통 상태가 된다(센스 앰프(83)의 리셋 상태 해제). 비트선 트랜스퍼 신호선(BT0)은 "H"를 유지한다.
다음에, 워드선(WL)이 선택적으로 활성화되어 "H"가 되면, 트랜지스터(NT1)가 도통하여, 용량(C1)에 기억되어 있는 데이터가 비트선(BL)에 판독된다. 이에 따라, 용량(C1)에 기억되어 있는 데이터에 따라서 비트선(BL)의 전위가 변화된다(SQ1). 여기서, 트랜지스터(NT6, NT7)는 도통 상태이며, 트랜지스터(NT16, NT17)는 비도통 상태이기 때문에, 트랜지스터(NT6, NT7)를 통해 비트선(BL, /BL)의 데이터(전위)가 센스 앰프(83)에 공급된다.
다음에, 센스 앰프 구동 신호선(LE)이 활성화되어 "H"가 되면, 트랜지스터(NT8, PT1)가 도통하여 전원 공급이 행해지는 것에 의해 센스 앰프(83)가 동작하여, 비트선(BL, /BL)의 데이터가 증폭된다(SQ2). 계속해서, 칼럼선(CL)이 선택적으 로 활성화되어 "H"가 되면, 칼럼 게이트로서의 트랜지스터(NT9, NT10)가 도통하여, 증폭된 비트선(BL, /BL)의 데이터가 데이터 버스(DB, /DB)에 출력된다(SQ3).
그 후, 칼럼선(CL)을 불활성화하여 "L"로 하여, 독출한 데이터의 메모리 셀(81)(용량(C1))에의 재기록을 한 (SQ4)후, 워드선(WL)을 불활성화하여 "L"로 한다. 또한, 센스 앰프 구동 신호선(LE)을 불활성화하여 "L"로 함으로써 센스 앰프(83)를 비동작 상태로 한 후, 모든 비트선 트랜스퍼 신호선(BT0, BT1) 및 프리차지 신호선(BRS)을 활성화하여 데이터 독출 동작을 종료한다.
메모리 셀(81)에의 데이터 기록 동작은 종래와 마찬가지이고, 그 설명은 생략한다.
도 16a∼16c는 제1의 실시형태에 의한 반도체 기억 장치(1B)의 리프레시 동작을 설명하기 위한 도면이다.
도 16a는 도 14에 나타낸 반도체 기억 장치(1B)에서 리프레시 동작을 실행시키기 위해서 공급되는 커맨드 신호(CMD) 및 리프레시 신호(REFE)의 구동 파형을 나타내고 있다. 반도체 기억 장치(1B)가 리프레시 신호(REFE)를 입력하기 위한 전용 단자(전용핀)를 구비하고 있는 경우에는, 도 16a에 나타낸 바와 같이, 커맨드 신호(CMD)(/CE, /ADV, /OE, /WE)의 전부를 불활성화한 상태("H")이고, 리프레시 신호(REFE)를 펄스형으로 "L"로 변화시킴으로써 반도체 기억 장치(1B)에서 리프레시 동작이 실행된다.
또, 반도체 기억 장치(1B)에 리프레시 신호(REFE)를 입력하기 위한 전용 단자를 설치하지 않고서, 커맨드 신호(CMD)에 의해 리프레시 동작을 실행시키고자 하 는 경우에는, 예컨대 도 16b에 나타내는 구동 파형과 같이 칩 인에이블 신호(/CE)를 제외한 커맨드 신호(CMD)를 불활성화한 상태로, 칩 인에이블 신호(/CE)를 펄스형으로 "L"로 변화시킴으로써 반도체 기억 장치(1B)에서 리프레시 동작을 실행시키도록 하더라도 좋다. 이와 같이 커맨드 신호(CMD)만으로 리프레시 동작을 실행시키고자 하는 경우에는 리프레시 동작을 실행시키기 위한 전용 커맨드를 미리 규정해 두면 좋다.
도 16c는 반도체 기억 장치(1B)에 있어서의 리프레시 동작의 흐름을 나타낸 도면이다. 외부에서 공급되는 리프레시 신호(REFE)(또는 전술한 바와 같은 전용 커맨드)에 의해 리프레시 동작의 실행이 지시되면, 우선 인터페이스 회로(8B)를 통해 리프레시 신호(REFE)가 반도체 기억 장치(1B) 내부에 받아들여져(S11), 칩 제어 회로(3B)가 커맨드 판정을 하여 리프레시 동작이라고 판정한다(S12). 계속해서, 리프레시 동작을 실행하는 메모리의 어드레스를 판독(S13), 코어(어레이 제어 회로(6) 및 메모리 셀 어레이(7))가 활성화된다(S14). 그리고, 어레이 제어 회로(6)가 단계 S13에 있어서 판독된 어드레스에 대응하는 메모리 셀 어레이(7)내의 메모리 셀에 대하여 리프레시 동작을 하여(S15), 프리차지하여 처리를 종료한다(S16).
도 17a, 17b는 제2 실시형태에 의한 반도체 기억 장치(1B)의 커맨드 예를 나타내는 도면이다.
도 17a는 반도체 기억 장치(1B)가 리프레시 신호(REFE)를 입력하기 위한 전용 단자를 구비하고 있는 경우의 커맨드 예를 나타내고 있다.
데이터 독출 동작을 하는 리드 커맨드(RD)는 신호(/CE 및 /OE)가 "L", 또한 신호(/WE 및 REFE)가 "H"이다. 데이터 기록 동작을 하는 라이트 커맨드(WR)는 신호(/CE 및 /WE)가 "L", 또한 신호(/OE 및 REFE)가 "H"이다.
리프레시 동작을 하는 리프레시 커맨드(REF)는 신호(REFE)만이 "L"이고 다른 신호(/CE, /OE 및 /WE)가 "H"이다. 또, 신호(/CE, REFE)가 "H"일 때는 대기 상태(비동작 상태)인 스탠바이 상태가 된다.
도 17b는 반도체 기억 장치(1B)가 리프레시 신호(REFE)를 입력하기 위한 전용 단자를 구비하지 않는 경우의, 커맨드 신호(CMD)만으로 규정한 커맨드 예를 나타내고 있다.
리드 커맨드(RD) 및 라이트 커맨드(WR)는 신호(REFE)가 없다는 점만 제외하고는 도 17a에 나타낸 예와 마찬가지다. 또한, 신호(/CE)가 "H"일 때는 반도체 기억 장치(1B)는 대기 상태(비동작 상태)인 스탠바이 상태가 된다.
리프레시 커맨드(REF)는 신호(/OE 및 /WE)가 "H" 상태로, 신호(/CE)를 펄스형으로 "L"로 한다.
다음에, 제2 실시형태에 의한 반도체 기억 장치(1B)에서의 파이프라인 동작에 관해서 설명한다.
도 18은 제2 실시형태에 의한 반도체 기억 장치의 동작예를 나타내는 타이밍 차트이다. 도 18에 있어서는, 반도체 기억 장치(1B)를 동작 상태로 하는 칩 인에이블 신호(/CE), 어드레스 신호(ADD)가 유효한 것을 나타내는 어드레스 밸리드 신호(/ADV), 출력 허가 신호(/OE), 및 기록 인에이블 신호(/WE)를 커맨드 신호(CMD)로서 이용하고, 또한 리프레시 신호(REFE)를 이용하는 반도체 기억 장치(1B)가 파이 프라인 동작에 의해 리프레시 동작(REF)-데이터 독출 동작(RD)(A)-데이터 독출 동작(RD)(B)을 실행하는 경우를 일례로서 나타내고 있다. 또, 도 18에 있어서 "코어 동작"이란 메모리 셀 어레이(7)의 선택 동작(어레이 제어 회로(6)가 메모리 셀 어레이(7)에 대하여 실행하는 동작)이며, "Peri 동작"이란 어레이 제어 회로(6) 및 메모리 셀 어레이(7)를 제외하는 회로(2B, 3B, 4, 5, 8B)가 실행하는 동작이다.
우선, 리프레시 타이머(2B)로부터 인터페이스 회로(8B)를 통해 리프레시 투입 요청 신호(REFR)를 출력한 것의 응답으로서, 시각 T11에 있어서 리프레시 신호(REFE)가 "L"로 변화된다. 칩 제어 회로(3)는 커맨드 신호(CMD) 및 리프레시 신호(REFE)를 디코드하여, 외부에서 리프레시 동작이 요청되었다고 판단한다.
시각 T112에 있어서, 리프레시 신호(REFE)가 "H"로 변화되는 동시에, 메모리 셀 어레이(7)에서는 리프레시 코어 동작이 실행된다.
메모리 셀 어레이(7)에서 리프레시 코어 동작을 실행중인 시각 T113에 있어서, 칩 인에이블 신호(/CE), 어드레스 밸리드 신호(/ADV), 및 출력 허가 신호(/OE)가 "L"로 변화된다. 칩 제어 회로(3)는 이들 커맨드 신호(CMD)를 디코드하여, 외부로부터의 액세스 요청이 데이터 독출 동작(RD)(A)이라고 판단한다. 또한, 어드레스 디코더(106)는 어드레스 신호(ADD)를 받아들여 디코드한다. 이 때, 코어 동작으로서 리프레시 동작을 실행중이기 때문에 칩 제어 회로(3B) 및 어드레스 디코더(4)는 데이터 독출 동작(RD)(A)에 따른 각각의 디코드 결과를 커맨드 레지스터(12) 및 어드레스 레지스터(13)에 유지한다.
또, 본 실시형태에서는, 리드 커맨드가 시각 T113에 입력되고 있지만, 컨트 롤측에서는 코어 동작으로서의 리프레시 동작에 필요한 시간을 미리 알고 있기 때문에, 리프레시 신호(REFE)를 변화시키고 나서 소정 시간이 경과한 후에 이 리드 커맨드를 입력한다.
그 후, 어드레스 밸리드 신호(/ADV)가 "H"로 변화된다.
시각 T114에 있어서, 코어 동작으로서의 리프레시 동작이 종료하면, 칩 제어 회로(3B) 내의 파이프라인 실행 제어부(10)에 의해 코어 동작으로서의 데이터 독출 동작(RD)(A)의 실행이 지시되어, 커맨드 레지스터(12) 및 어드레스 레지스터(13)에 유지되어 있는 디코드 결과에 기초하여 메모리 셀 어레이(7)에 대한 데이터 독출 동작(RD)(A)의 실행이 시작된다. 이에 따라, 시각 T115 이후, 어드레스 레지스터(13)에 유지되어 있던 디코드 결과에 대응하는 메모리 셀의 데이터(1A, 2A, 3A)가 순차 판독되어 데이터 신호(DQ)로서 출력된다.
메모리 셀 어레이(7)에 대하여 데이터 독출 동작(RD)(A)을 실행중인 시각 T116에 있어서, 어드레스 밸리드 신호(/ADV)가 "L"로 변화되면 칩 제어 회로(3B)는 커맨드 신호(CMD)를 디코드하여, 외부로부터의 액세스 요청이 데이터 독출 동작(RD)(B)이라고 판단한다. 또한, 어드레스 디코더(4)는 어드레스 신호(ADD)를 받아들여 디코드한다. 이 때, 코어 동작으로서 동작(RD)(A)을 메모리 셀 어레이(7)로 실행중이기 때문에 칩 제어 회로(3) 및 어드레스 디코더(4)는 데이터 독출 동작(RD)(B)에 따른 각각의 디코드 결과를 커맨드 레지스터(12) 및 어드레스 레지스터(13)에 유지한다.
다음에, 시각 T117에 있어서, 어드레스 밸리드 신호(/ADV) 및 칩 인에이블 신호(/CE)가 "H"로 변화된다. 칩 인에이블 신호(/CE)가 "H"로 변화함으로써 칩 제어 회로(3)가 데이터 독출 동작(RD)(A)의 종료를 어레이 제어 회로(6)에 지시하여, 시각 T18에 있어서 메모리 셀 어레이(7)로 실행하고 있는 데이터 독출 동작(RD)(A)이 종료한다. 또, 이와 같이 데이터 독출 동작 등으로 버스트 동작하고 있는 경우에 칩 인에이블 신호(/CE)를 "H"로 하여 해당 동작을 종료시키는 커맨드를 터미네이션 커맨드라 칭한다.
또한, 시각 T118에서, 칩 인에이블 신호(/CE)가 다시 "L"로 변화되면, 칩 제어 회로(3B) 내의 파이프라인 실행 제어부(10)에 의해 코어 동작으로서의 데이터 독출 동작(RD)(B)의 실행이 지시된다. 시각 T119에 있어서, 커맨드 레지스터(12) 및 어드레스 레지스터(13)에 유지되어 있는 디코드 결과에 기초하여 메모리 셀 어레이(7)에 대한 데이터 독출 동작(RD)(B)의 실행이 시작된다.
시각 T120 이후, 어드레스 레지스터(13)에 유지되어 있던 디코드 결과에 대응하는 메모리 셀의 데이터(1B, 2B, 3B, 4B, 5B)가 순차 판독되어 데이터 신호(DQ)로서 출력된다. 시각 T121에서, 칩 인에이블 신호(/CE)가 "H"로 변화된다, 즉, 터미네이션 커맨드가 발행되는 것에 의해 시각 T122에 있어서 코어 동작으로서의 데이터 독출 동작(RD)(B)이 종료한다.
도 19는 제2 실시형태에 의한 반도체 기억 장치의 다른 동작예를 나타내는 타이밍 차트이다. 도 19에 있어서는 칩 인에이블 신호(/CE), 어드레스 밸리드 신호(/ADV), 출력 허가 신호(/OE), 및 기록 인에이블 신호(/WE)를 커맨드 신호(CMD)로서 이용하고, 또한 리프레시 신호(REFE)를 이용하는 반도체 기억 장치(1B)가 파이 프라인 동작에 의해 리프레시 동작(REF)-데이터 기록 동작 WR(A)-데이터 기록 동작 WR(B)을 실행하는 경우를 일례로서 나타내고 있다.
도 19에 도시된 타이밍 차트를 나타내는 동작에 관해서는, 출력 허가 신호(/OE)를 대신하여 기록 인에이블 신호(/WE)를 "L"로 하고, 데이터 신호(DQ)에 의해 공급되는 데이터를 메모리 셀에 기록하는 점이 다를 뿐이고, 도 18에 타이밍 차트를 나타낸 동작예와 반도체 기억 장치(1B) 내의 동작은 마찬가지이기 때문에 상세한 설명은 생략한다. 또, 도 19에 있어서의 시각 T131∼T142가 도 18에 나타낸 시각 T111∼시각 T122에 각각 대응하고 있다.
제2 실시형태에 따르면, 리프레시 동작을 포함하는 메모리 셀 어레이에 대한 동작을 외부로부터의 액세스 요청만으로 요청하도록 했기 때문에, 종래와 같이 각 동작사이에 리프레시 엔트리 기간을 설정할 필요가 없어져, 데이터 독출 동작에 있어서의 레이턴시나 데이터 기록 동작에 있어서의 사이클 시간을 단축할 수 있어, 단위 시간당의 액세스 가능 횟수를 증대시킬 수 있는 동시에, 데이터 신호(DQ)에 따른 버스 점유율을 높일 수 있어, 액세스 동작을 고속화할 수 있다. 또한, 디코드 결과를 유지하는 커맨드 레지스터(12) 및 어드레스 레지스터(13)를 설치하여, 그 전단과 후단에서 파이프라인 동작을 실현함으로써 데이터 신호(DQ)에 따른 버스 점유율을 더욱 높일 수 있어, 액세스 동작을 고속화할 수 있다. 예컨대, 화상 처리, 실시간 처리에 따른 회로에 이용한 경우에는 처리의 고속화를 도모할 수 있다.
-제3의 실시형태-
다음으로, 본 발명의 제3 실시형태에 관해서 설명한다.
도 20은 본 발명의 제3 실시형태에 의한 반도체 기억 장치(201)의 기본 구성을 나타낸 도면이다. 도 20에 있어서, 도 5 및 도 14에 나타낸 블록 등과 동일한 기능을 갖는 블록 등에는 동일한 부호를 붙여, 중복하는 설명은 생략한다.
반도체 기억 장치(201)는 의사-SRAM이며, 칩 제어 회로(202), 어드레스 디코더(203), 리프레시 어드레스 제어 회로(204), 데이터 신호 제어 회로(5), 어레이 제어 회로(6), 메모리 셀 어레이(7), 및 인터페이스 회로(205)를 갖는다.
칩 제어 회로(202)는 반도체 기억 장치(201) 내의 각 회로의 동작을 통괄적으로 제어한다. 칩 제어 회로(202)는 인터페이스 회로(205)를 통해 외부로부터의 커맨드 신호(외부 커맨드)(CMD) 및 어드레스 신호(ADD)가 공급된다. 그리고, 칩 제어 회로(202)는 도시하지 않는 디코더에 의해 이들을 디코드하여, 디코드 결과에 기초하여 어레이 제어 회로(6)에 제어 신호를 출력한다.
또한, 소정의 어드레스 신호(ADD)와 커맨드 신호(CMD)와의 조합인 경우에는, 칩 제어 회로(202)는 리프레시 동작의 요청라고 판단하여, 리프레시 커맨드(REFC)를 발생하여 출력한다. 즉, 특정한 어드레스에 액세스하는 것으로 칩 제어 회로(202)는 리프레시 동작의 요청라고 판단한다. 이 액세스는, 예컨대 정규 커맨드(데이터 독출, 데이터 기록) 혹은 그 조합(예컨대, 데이터 독출-데이터 독출, 데이터 독출-데이터 기록-데이터 기록)으로 한다. 또한, 이 소정의 어드레스 신호(ADD)와 커맨드 신호(CMD)와의 조합인 경우에는 메모리 셀 어레이(7)에의 액세스 동작은 행하지 않고, 메모리 셀로부터 데이터가 판독되거나 하는 일이 없다.
어드레스 디코더(203)는 리프레시 커맨드(REFC)에 응답하여 인터페이스 회로(205)를 통해 공급되는 외부로부터의 어드레스 신호(ADD) 또는 리프레시 어드레스 제어 회로(204)로부터 공급되는 리프레시 어드레스 신호(REFA)를 선택적으로 디코드하고, 디코드 결과에 기초하여 선택 어드레스 신호를 어레이 제어 회로(6)에 출력한다.
리프레시 어드레스 제어 회로(204)는 내부 카운터를 가지며, 어드레스 디코더(203)로부터 공급되는 리프레시 커맨드(REFC')에 기초하여 카운터를 동작시키는 동시에, 카운터값에 의해 지정된 리프레시 어드레스를 나타내는 신호(REFA)를 어드레스 디코더(203)에 출력한다.
인터페이스 회로(205)는 반도체 기억 장치(201) 내부와 외부와의 사이에서 각 신호를 교환하기 위한 것이다. 인터페이스 회로(205)는 커맨드 신호(CMD) 및 어드레스 신호(ADD)가 외부에서 입력된다. 또한, 인터페이스 회로(205)에는 데이터 신호(DQ)가 입출력된다. 또한, 커맨드 신호(CMD)나 데이터 신호(DQ) 등의 입출력 타이밍을 동기시키기 위한 클록 신호(CLK)가 외부에서 입력되어, 반도체 기억 장치(201)내의 각 회로에 공급된다.
도 21a 및 21b는 도 20에 나타낸 칩 제어 회로(202)의 기능 구성을 나타낸 도면이다.
칩 제어 회로(202)는 도 21a에 나타낸 바와 같이 커맨드 디코더(211)를 갖는다. 커맨드 디코더(211)는 커맨드 신호(CMD) 및 어드레스 신호(ADD)가 입력되어, 이들을 디코드한다. 또한, 커맨드 디코더(211)는 디코드 결과에 따라서 실행 커맨 드(EXC) 또는 리프레시 커맨드(REFC)를 출력한다. 리프레시 커맨드(REFC)는 전술한 바와 같이 소정의 어드레스 신호(ADD)와 커맨드 신호(CMD)와의 조합인 경우에 출력된다.
또, 도 21a에 나타낸 칩 제어 회로(202)는 소정의 어드레스 신호(ADD)와 커맨드 신호(CMD)와의 조합이 입력될 때마다 리프레시 커맨드(REFC)를 출력하도록 구성하고 있지만, 이것에 한정되지 않고, 예컨대 도 21b에 나타낸 바와 같이 칩 제어 회로(202)를 구성하더라도 좋다.
도 21b에 나타내는 칩 제어 회로(202)는 커맨드 디코더(212)와 카운터(213)를 가지고, 커맨드 디코더(212)는 도 12(A)에 나타낸 커맨드 디코더(211)에 대응하는 것이다. 도 21b에 나타내는 칩 제어 회로(202)에서는, 소정의 어드레스 신호(ADD)와 커맨드 신호(CMD)와의 조합이 입력될 때마다 카운터(213)의 카운터값을 인크리멘트한다(디크리먼트라도 좋다). 그리고, 카운터(213)는 카운터값이 소정의 값이 되었을 때에 리프레시 커맨드(REFC)를 출력한다. 즉, 도 21b에 나타내는 칩 제어 회로(202)는 소정의 어드레스 신호(ADD)와 커맨드 신호(CMD)와의 조합이 소정 횟수 입력되면 리프레시 커맨드(REFC)를 출력한다.
도 22는 도 20에 나타낸 어드레스 디코더(203)의 구성을 나타낸 도면이다.
어드레스 디코더(203)는 버퍼(221)와 셀렉터(222)를 갖는다. 셀렉터(222)는 외부로부터의 어드레스 신호(ADD)에 기초하는 어드레스(EXA) 및 리프레시 어드레스(REFA)가 입력되어, 리프레시 커맨드(REFC)에 따라서 어드레스(EXA 또는 REFA)를 선택적으로 버퍼(221)에 출력한다. 예컨대, 셀렉터(222)는 리프레시 커맨드(REFC) 가 "H"인 경우에는 어드레스(REFA)를 출력하고, 리프레시 커맨드(REFC)가 "L"인 경우에는 어드레스(EXA)를 출력한다. 또한, 버퍼(221)에 입력된 어드레스가 어드레스 디코더(203)로부터 출력된다.
도 23a는 도 20에 나타낸 리프레시 어드레스 제어 회로(204)의 기능을 설명하기 위한 도면이다. 리프레시 어드레스 제어 회로(204)는 도 23a에 나타낸 바와 같이 카운터(231) 및 리프레시 어드레스 결정부(232)를 갖는다. 카운터(231)는 리프레시 커맨드(REFC')가 입력될 때마다 카운터값(CNT)을 인크리멘트하여(디크리먼트라도 좋다), 카운터값(CNT)을 리프레시 어드레스 결정부(232)에 출력한다. 리프레시 어드레스 결정부(232)는 공급되는 카운터값(CNT)에 기초하여 리프레시 어드레스(REFA)를 결정하여 출력한다.
도 23b는 리프레시 어드레스 제어 회로(204)에서의 리프레시 어드레스(REFA)의 결정 방법을 설명하기 위한 도면이다. 카운터(231)는 리프레시 커맨드(REFC')가 입력될 때마다 카운터값을 1씩 인크리멘트한다. 다만, 카운터값이 n인 경우에 리프레시 커맨드(REFC')가 입력되면, 카운터값은 0으로 되돌아간다. 또, n은 메모리 셀 어레이(7)에서 리프레시 동작을 하기 위해서 선택해야 하는 전체 워드라인수에 해당한다. 카운터값과 리프레시 어드레스는 1 대 1로 대응하고 있어, 예컨대 카운터값이 O인 경우에는 리프레시 어드레스(REFA)로서 A0이 선택 결정되고, 카운터값이 1인 경우에는 리프레시 어드레스(REFA)로서 A1이 선택 결정된다.
도 24는 제3 실시예에 따른 반도체 기억 장치의 동작을 설명하기 위한 도면이다.
도 24에서, 참조번호 241은 뱅크(A)에 관한 회로이며, 메모리 셀 어레이(7) 내의 뱅크(A, 243)와 그것을 제어하기 위한 제어 회로(242)를 포함한다. 참조번호 244는 뱅크(B)에 관한 회로이며, 메모리 셀 어레이(7) 내의 뱅크(B, 246)와 그것을 제어하기 위한 제어 회로(245) 및 데이터 신호 제어 회로(247)를 포함한다. 또한, 248은 인터페이스 회로이다. 또, 제어 회로(242, 245)는 하나의 블록으로서 각각 나타내고 있지만, 도 20에 나타낸 칩 제어 회로(202), 어드레스 디코더(203), 리프레시 어드레스 제어 회로(204) 등의 기능을 갖고 있다.
이와 같이 메모리 셀 어레이(7) 내의 뱅크(241, 246)마다 제어 회로(242, 245)를 각각 구비함으로써 각 뱅크(241, 246)마다 독립적으로 제어할 수 있다. 이에 따라, 예컨대 뱅크(A, 241)로 리프레시 동작을 하면서, 뱅크(B, 246)에 액세스할 수 있어, 어떤 뱅크에서 리프레시 동작을 하면서, 리프레시 동작을 하고 있지 않은 다른 뱅크에 액세스하여 데이터의 독출이나 기록을 할 수 있다.
도 25는 제3 실시예에 따른 반도체 기억 장치에서의 리프레시 커맨드의 일례를 나타낸 도면이다.
어떤 뱅크에 대하여 리프레시 동작을 하는가에 관계없이, 리프레시 커맨드의 경우에는 신호(/CE 및 /OE)가 "L", 또한 신호(/WE)가 "H"이다. 리프레시 동작을 하는 뱅크의 지정은 어드레스 신호(ADD)의 일부(도 16에 있어서는 비트(A0∼A2)에 대응하는 어드레스 신호(ADD))를 사용하여 행한다.
본 발명에 따르면, 외부 액세스 요청에 관한 정보의 디코드 결과를 유지하기 위한 레지스터가 제공되고, 외부로부터 공급되는 외부 액세스 요청에 관한 정보의 디코드와, 메모리 셀 어레이에서 외부 액세스 요청에 관한 정보의 디코드가 병렬로 독립적으로 실해되므로, 외부로부터의 액세스 요청이 다중으로 입력될 수 있고, 외부 액세스 요청에 대응하는 디코드 및 동작에 대해 파이프라인 처리가 실현될 수 있어, 아무런 문제없이 액세스 동작을 고속화하는 것이 가능하다.
본 발명에 따르면, 리프레시 동작을 포함하는 메모리 셀 어레이에 대한 동작은, 리프레스 동작을 요청하는 리프레시 요청 신호를 외부에 출력함으로써 외부 액게스 요청에 의해서만 제어된다. 따라서, 각 동작들 사이에 리프레시 엔트리 기간을 제공하는 것이 필요하지 않으며, 메모리 셀 어레이에 대한 액세스 동작에 필요한 시간은 단축될 수 있고, 단위 시간당 액세스가능한 횟수가 증가될 수 있으며, 반도체 메모리 장치의 액세스 동작을 고속화하는 것이 실현될 수 있다.
상기 실시예들은 모두 본 발명을 실시하는 데 있어서의 구체화의 단지 일례를 나타낸 것에 지나지 않고, 이들에 의해서 본 발명의 기술적 범위가 한정적으로 해석되어서는 안 되는 것이다. 즉, 본 발명은 그 기술 사상, 또는 그 주요한 특징으로부터 일탈하지 않고, 여러 가지 형태로 실시할 수 있다.

Claims (20)

  1. 데이터를 기억하는 복수의 메모리 셀이 배치된 메모리 셀 어레이와,
    상기 메모리 셀에 기억되어 있는 데이터를 유지하기 위한 리프레시 동작을 요청하는 리프레시 요청 회로와,
    외부에서 공급되는 상기 메모리 셀 어레이에 대한 외부 액세스 요청에 따른 정보를 디코드하는 동시에, 해당 디코드 결과 및 상기 리프레시 요청 회로로부터의 리프레시 요청에 따라 상기 메모리 셀 어레이에서 실행될 동작을 지시하는 처리 회로와,
    상기 처리 회로로부터의 지시에 기초하여 상기 메모리 셀 어레이에 대한 동작을 실행하는 어레이 제어 회로와,
    상기 처리 회로에 의한 외부 액세스 요청에 관한 정보의 디코드 결과를 유지하는 레지스터를 포함하고,
    상기 처리 회로는, 상기 메모리 셀 어레이에서 제1 외부 액세스 요청에 대응하는 동작의 실행 중에 제2 외부 액세스 요청을 받은 경우에는, 해당 제2 외부 액세스 요청에 관한 정보의 디코드 결과를 상기 레지스터에 유지하여, 상기 제1 외부 액세스 요청에 대응하는 동작이 종료한 후, 상기 레지스터에 유지되어 있는 디코드 결과에 기초하여 상기 메모리 셀 어레이에서 실행될 동작을 지시하는 것인 반도체 기억 장치.
  2. 삭제
  3. 제2항에 있어서, 상기 리프레시 요청에 응답하여 리프레시 동작을 실행할지의 여부를 제어하는 리프레시 실행 제어 회로를 더 포함하는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 리프레시 실행 제어 회로는, 상기 제1 외부 액세스 요청에 대응하는 동작에 후속해서, 상기 제2 외부 액세스 요청에 대응하는 동작의 실행을 지시하는 경우에는 발생한 상기 리프레시 요청을 대기시키는 것인, 반도체 기억 장치.
  5. 제3항에 있어서, 적어도 하나의 상기 외부 액세스 요청이 있는 경우에는, 상기 리프레시 실행 제어 회로는 상기 리프레시 요청을 대기시키는 것인, 반도체 기억 장치.
  6. 제2항에 있어서, 상기 메모리 셀 어레이에서 상기 제1 외부 액세스 요청에 대응하는 동작이 종료한 후, 상기 제2 외부 액세스 요청에 대응하는 동작의 실행을 지시하는 파이프라인 실행 제어 회로를 더 포함하는 반도체 기억 장치.
  7. 제1항에 있어서, 상기 외부 액세스 요청에 관한 액세스 시간은, 상기 외부 액세스 요청이 상기 메모리 셀에서 또 다른 외부 액세스 요청에 대응하는 동작의 실행 중에 수신되는지의 여부에 따라 상이한 것인, 반도체 기억 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 레지스터는 상기 외부 액세스 요청에 관한 커맨드 정보의 디코드 결과를 유지하는 커맨드 레지스터와, 어드레스 정보의 디코드 결과를 유지하는 어드레스 레지스터를 갖는 것인, 반도체 기억 장치.
  9. 제1항에 있어서, 상기 외부 액세스 요청에 관한 동작은 상기 처리 회로와 상기 어레이 제어 회로에 의한 파이프라인 동작에 의해 실행되는 것인, 반도체 기억 장치.
  10. 제9항에 있어서, 제1 외부 액세스 요청에 관한 동작이 실행되고 있는 중에 제2 외부 액세스 요청이 수신된다면, 리프레시 동작의 실행은 연기되는 것인, 반도체 기억 장치.
  11. 데이터를 기억하는 복수의 메모리 셀이 배치된 메모리 셀 어레이와,
    상기 메모리 셀에 기억되어 있는 데이터를 유지하기 위한 리프레시 동작을 요청하는 리프레시 요청 신호를 외부에 출력하는 리프레시 요청 회로와,
    외부에서 공급되는 상기 메모리 셀 어레이에 대한 외부 액세스 요청에 관한 정보를 디코드하고, 디코드 결과에 기초하여 상기 메모리 셀 어레이에서 실행될 동 작을 지시하는 처리 회로와,
    상기 처리 회로로부터의 지시에 기초하여 상기 메모리 셀 어레이에 대한 동작을 실행하는 어레이 제어 회로를 포함하고,
    상기 외부 액세스 요청에는 상기 리프레시 요청 신호에 대한 응답의 리프레시 실행 요청을 포함하는 것인, 반도체 기억 장치.
  12. 제11항에 있어서, 상기 리프레시 요청 회로는 타이머 기능을 가지며, 일정 기간이 경과할 때마다 상기 리프레시 요청 신호를 외부에 출력하는 것인, 반도체 기억 장치.
  13. 제11항 또는 제12항에 있어서, 상기 리프레시 실행 요청은 개별 신호선에 의한 신호를 이용하는 것인, 반도체 기억 장치.
  14. 제11항 또는 제12항에 있어서, 상기 리프레시 실행 요청은 특정한 커맨드를 이용하는 것인, 반도체 기억 장치.
  15. 제11항 또는 제12항에 있어서, 상기 처리 회로에 의한 외부 액세스 요청에 관한 정보의 디코드 결과를 유지하는 레지스터를 더 포함하는, 반도체 기억 장치.
  16. 제15항에 있어서, 상기 처리 회로는, 상기 메모리 셀 어레이에서 제1 외부 액세스 요청에 대응하는 동작의 실행 중에 제2 외부 액세스 요청을 받은 경우에는, 해당 제2 외부 액세스 요청에 관한 정보의 디코드 결과를 상기 레지스터에 유지하여, 상기 제1 외부 액세스 요청에 대응하는 동작이 종료한 후, 상기 레지스터에 유지되어 있는 디코드 결과에 기초하여 상기 메모리 셀 어레이에서 실행될 동작을 지시하는 것인, 반도체 기억 장치.
  17. 제11항에 있어서, 상기 외부 액세스 요청에 관한 동작은 상기 처리 회로 및 상기 어레이 제어 회로에 의한 파이프라인 동작에 의해 실행되는 것인, 반도체 기억 장치.
  18. 제11항에 따른 반도체 기억 장치와,
    상기 외부 액세스 요청에 관한 정보를 출력하는 제어기를 포함하고,
    상기 제어기는 상기 리프레시 요청 신호를 수신하고, 응답으로서 상기 리프레시 실행 요청을 출력하는 것인, 메모리 시스템.
  19. 데이터를 기억하는 복수의 메모리 셀이 배치된 메모리 셀 어레이와,
    외부에서 공급되는 상기 메모리 셀 어레이에 대한 외부 액세스 요청에 관한 커맨드 정보 및 어드레스 정보를 디코드하고, 디코드 결과에 기초하여 상기 메모리 셀 어레이에서 실행될 동작을 지시하는 처리 회로와,
    상기 처리 회로로부터의 지시에 기초하여 상기 메모리 셀 어레이에 대한 동 작을 실행하는 어레이 제어 회로를 포함하고,
    상기 처리 회로는, 상기 외부 액세스 요청에 관한 커맨드 정보 및 어드레스 정보가 사전설정된 조합인 경우에는, 상기 메모리 셀에 기억되어 있는 데이터를 유지하기 위한 리프레시 동작을 상기 메모리 셀 어레이에서 실행하도록 지시하는 것인, 반도체 기억 장치.
  20. 제19항에 있어서,
    상기 리프레시 동작을 실행하는 어드레스를 제어하는 어드레스 제어 회로를 더 포함하고,
    상기 어드레스 제어 회로는, 상기 외부 액세스 요청에 관한 커맨드 정보 및 어드레스 정보가 사전설정된 조합인 경우에, 값이 사전설정된 값마다 변화되는 카운터를 가지고 해당 카운터값에 기초하여 상기 리프레시 동작을 실행하는 어드레스를 결정하는 것인, 반도체 기억 장치.
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