KR100676204B1 - 이이피롬 셀 트랜지스터 - Google Patents

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Abstract

본 발명은 정보 저장용량을 증대 또는 극대화할 수 있는 이이피롬 셀 트랜지스터를 개시한다. 그의 트랜지스터는, 활성영역을 갖도록 정의된 반도체 기판; 상기 반도체 기판 상에 형성된 제 1 터널 산화막; 상기 제 1 터널 산화막 상에 형성된 제 1 플로팅 게이트 전극; 상기 제 1 플로팅 게이트 전극 상에 형성된 제 2 터널 산화막; 상기 제 1 플로팅 게이트 전극에 저장된 전하를 제 2 터널 산화막을 통해 터널링시켜 저장시키기 위해 상기 제 2 터널 산화막 상에서 형성되며, 소정의 전압에 의해 비정질 상태 또는 결정 상태가 서로 바뀌어지는 상전이 물질로 이루어진 제 2 플로팅 게이트 전극; 상기 제 2 플로팅 게이트 전극 상에 형성된 게이트 절연막; 및 외부에서 인가되는 상기 전압에 의해 유도되는 전기장을 이용하여 상기 제 2 플로팅 게이트 전극 또는 상기 제 1 플로팅 전극에 상기 전하를 저장시키거나, 상기 제 2 플로팅 게이트 전극 또는 상기 제 1 플로팅 전극에 저장된 전하가 상기 활성영역으로 인가되도록 하기 위해 상기 게이트 절연막 상에 형성된 콘트롤 게이트 전극을 포함하여 이루어진다.
플로팅 게이트 전극(floating gate electrode), 터널 산화막, 콘트롤 게이트 전극(control gate electrode), 상전이(phase change)

Description

이이피롬 셀 트랜지스터{Memory Cell transistor for EEPROM}
도 1은 종래 기술에 따른 이이피롬 셀 트랜지스터의 구조를 나타내는 단면도.
도 2는 본 발명의 제 1 실시예에 따른 이이피롬 셀 트랜지스터의 구조를 나타내기 위한 단면도.
도 3a 내지 도 3i는 본 발명의 제 1 실시예에 따른 이이피롬 셀 트랜지스터를 제조하기 위한 공정 단면도.
도 4는 본 발명의 제 2 실시예에 따른 이이피롬 셀 트랜지스터의 구조를 나타내기 위한 단면도.
도 5a 내지 도 5i는 본 발명의 제 2 실시예에 따른 이이피롬 셀 트랜지스터를 제조하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 112 : 제 1 터널 산화막
114, 114a : 제 1 플로팅 게이트 전극 116 : 제 2 터널 산화막
118 : 제 2 플로팅 게이트 전극 120 : 게이트 절연막
122 : 콘트롤 게이트 전극 124 : 게이트 상부 절연막
126 : 스페이서
본 발명은 불활성 반도체 메모리장치 및 그의 제조방법에 관한 것으로, 자세하게는 단위 셀트랜지스터 당 적어도 하나이상의 데이터를 전기적으로 소거 및 프로그램 가능한 이이피롬(EEPROM : Electrically Erasable Programmable Read-Only Memory) 셀 트랜지스터 및 그의 제조방법에 관한 것이다.
최근의 컴퓨터 또는 마이크로 프로세서에 의해 제어되는 여러 장치들은 고밀도의 전기적으로 소거 및 프로그램 가능 불휘발성 메모리 장치(이하 이이피롬이라 칭함)의 개발을 요구하고 있다.
더우기, 휴대용 컴퓨터 또는 노트북 크기의 바테리 전원 컴퓨터 시스템에서 보조 메모리 장치로서 회전 자기 디스크를 가지는 하드디스크 장치를 사용하는 것은 상대적으로 넓은 면적을 점유하기 때문에 그러한 시스템의 설계자들은 보다 작은 면적을 점유하는 고밀도, 고성능의 이이피롬의 개발에 큰 흥미를 가지고 있다.
고밀도 이이피롬을 달성하기 위해서는 메모리 셀들이 점유하는 면적을 줄이는 것이 주로 중요한 과제이다. 그러한 과제를 해결하기 위하여 셀당 선택트랜지스터의 갯수와 비트라인과의 접속 개구들의 갯수를 줄일 수 있는 낸드 구조로 된 셀들을 가지는 이이피롬이 개발되어 왔다.
그러한 낸드 구조셀은 1988년에 발행된 IEDM, 페이지 412내지 415에서 제목 NEW DEVICE TECHNOLOGIES FOR 5V ONLY 4Mb EEPROM WITH NAND STRUCTURE CELL하에 개시되어 있다. 이때, 상기 낸드 구조셀을 구성하는 단위 이이피롬 셀 트랜지스터는 크게 플로팅 게이트 전극과 콘트롤 게이트 전극을 포함하여 이루어진다.
이하, 도면을 참조하여 종래 기술에 따른 이이피롬 셀 트랜지스터를 설명하면 다음과 같다.
도 1은 종래 기술에 따른 이이피롬 셀 트랜지스터의 구조를 나타내는 단면도이다.
도 1에 도시된 바와 같이, 종래의 이이피롬 셀 트랜지스터는, 활성영역(active area, 도시하지 않음)이 정의되는 반도체 기판(10)과, 상기 반도체 기판(10) 상에 소정 두께를 갖도록 형성된 터널 산화막(12)과, 상기 터널 산화막(12) 상에 형성된 플로팅 게이트 전극(floating gate electrode, 14)과, 상기 플로팅 게이트 전극(14) 상에 형성된 게이트 절연막(16)과, 상기 게이트 절연막(16) 상에 형성된 콘트롤 게이트 전극(18)과, 상기 콘트롤 게이트 전극(control gate electrode, 18) 상에 형성된 게이트 상부 절연막(20)과, 상기 플로팅 게이트 전극(14) 및 콘트롤 게이트 전극(18)으로 이루어진 게이트 스택의 측벽에 형성된 스페이서(spacer, 22)를 포함하여 구성된다.
도시되지는 않았지만, 상기 게이트 스택의 양측에 대응하여 상기 스페이서(22)에 인접하도록 형성되어 상기 반도체 기판(10)의 소스/드레인 영역에서 전기적으로 접속토록 형성되는 패드 콘택 전극을 더 포함하여 구성된다.
여기서, 상기 플로팅 게이트 전극(14)은 상기 콘트롤 게이트 전극(18)에 인가되는 전압에 의해 수직으로 유도되는 전기장이 상기 소스/드레인 영역사이에서 상기 게이트 스택의 하부에 유도되는 채널 영역으로 수평으로 통과되는 전하(예를 들어, 전자)를 쿨롱힘(coulomb force)으로 잡아당겨 상기 터널 산화막(12)으로 터널링되는 전하를 저장할 수 있다. 예컨대, 상기 플로팅 게이트 전극(14)은 도전성 불순물이 도핑된 폴리 실리콘, 텅스텐, 알루미늄, 또는 티타늄을 포함하는 도전성 도전층으로 이루어진다.
상기 터널 산화막(12)으로 터널링되는 전하는 터널 효과에 의해 상기 플로팅 게이트 전극(14)에 저장되거나, 상기 플로팅 게이트 전극(14)에 저장된 전하가 상기 채널 영역으로 빠져나갈 수 있다.
상기 플로팅 게이트 전극(14)에 저장된 전하(예를 들어, 전자)가 존재할 경우, 상기 콘트롤 게이트 전극(18)에 소정의 전압이 인가되면 상기 소스/드레인 영역 사이에 채널 영역이 형성되고, 상기 플로팅 게이트 전극(14)에 저장되어 있던 전하가 상기 터널 산화막(12)을 통해 터널링 되기 때문에 사기 소스/드레인 영역에 걸린 바이어스 전압을 순간적으로 가변시킨다.
반면, 상기 플로팅 게이트 전극(14)에 저장된 전하가 존재치 않을 경우, 상기 콘트롤 게이트 전극(18)에 소정의 전압이 인가되면 상기 소스/드레인 영역 사이에 형성된 채널 영역을 통해 상기 소스/드레인 영역에 걸린 바이어스 전압이 가변되지 않는다.
따라서, 종래 기술에 따른 이이피롬 셀 트랜지스터는 채널 영역과 콘트롤 게 이트 전극(18) 사이에 형성된 플로팅 게이트 전극(14)에 저장되는 전하의 존재 유무에 따라 단위 셀 트랜지스터 당 1비트의 정보가 저장될 수 있다.
하지만, 종래의 이이피롬 셀 트랜지스터는 플로팅 게이트 전극(14)에 전하의 존재 유무에 따라 단위 셀 트랜지스터 당 2비트이상의 정보를 저장토록 할 수 없기 때문에 저장용량이 줄어드는 단점이 있었다.
또한, 2비트 이상의 정보를 저장하는 종래 기술들이 많이 알려져 있으나, 그러한 기술들은 도전성 불순물이 도핑된 폴리 실리콘만으로 이루어진 플로팅 게이트 전극(14)을 갖는 이이피롬 셀 트랜지스터에 국한되고, 상기 이이피롬 셀 트랜지스터에 기록된 정보를 독출하기 위한 센스 앰프(sense amp.) 또는 페이지 버퍼(page buffer)를 통한 리드 스킴(read skim)이 복잡하다는 문제점이 있었다.
상술한 종래 기술에 따른 문제점을 해결하기 위한 본 발명의 목적은, 단위 셀 트랜지스터 당 2비트 이상의 정보를 저장토록 하여 정보의 저장용량을 증대 또는 극대화할 수 있는 이이피롬 셀 트랜지스터를 제공하는 데 있다.
또한, 본 발명의 다른 목적은, 도전성 불순물이 도핑된 폴리 실리콘만으로 국한되어 이루어지지 않는 플로팅 게이트 전극을 갖고, 정보를 독출하기 위한 센스 앰프 또는 페이지 버퍼를 통한 리드 스킴이 종래에 비해 단순해 질 수 있는 이이피롬 셀 트랜지스터를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 양태(aspect)에 따른 이이피롬 셀 트 랜지스터는, 활성영역을 갖도록 정의된 반도체 기판; 상기 반도체 기판 상에 형성된 제 1 터널 산화막; 상기 제 1 터널 산화막으로 터널링되는 전하를 저장시키기 위해 상기 제 1 터널 산화막 상에 형성된 제 1 플로팅 게이트 전극; 상기 제 1 플로팅 게이트 전극 상에 형성된 제 2 터널 산화막; 상기 제 1 플로팅 게이트 전극에 저장된 전하를 제 2 터널 산화막을 통해 터널링시켜 저장시키기 위해 상기 제 2 터널 산화막 상에서 형성되며, 소정의 전압에 의해 비정질 상태 또는 결정 상태가 서로 바뀌어지는 상전이 물질로 이루어진 제 2 플로팅 게이트 전극; 상기 제 2 플로팅 게이트 전극 상에 형성된 게이트 절연막; 및 외부에서 인가되는 상기 전압에 의해 유도되는 전기장을 이용하여 상기 제 2 플로팅 게이트 전극 또는 상기 제 1 플로팅 전극에 상기 전하를 저장시키거나, 상기 제 2 플로팅 게이트 전극 또는 상기 제 1 플로팅 전극에 저장된 전하가 상기 활성영역으로 인가되도록 하기 위해 상기 게이트 절연막 상에 형성된 콘트롤 게이트 전극을 포함함을 특징으로 한다.
여기서, 상기 제 1 플로팅 게이트 전극은 상기 상전이 물질 또는 도전층으로 이루어짐이 바람직하다.
또한, 본 발명의 다른 양태는, 활성영역이 정의된 반도체 기판에 제 1 터널 산화막을 형성하는 단계; 상기 제 1 터널 산화막 상에 상전이 물질 또는 금속물질로 제 1 플로팅 게이트 전극을 형성하는 단계; 상기 제 1 플로팅 게이트 전극 상에 제 2 터널 산화막을 형성하는 단계; 상기 제 2 터널 산화막 상에 상전이 물질로 제 2 플로팅 게이트 전극을 형성하는 단계; 상기 제 2 플로팅 게이트 전극 상에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 콘트롤 게이트 전극을 형 성하는 단계를 포함하는 이이피롬 셀 트랜지스터의 제조방법이다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 이이피롬 셀 트랜지스터 및 그의 제조방법을 설명하면 다음과 같다. 본 발명의 실시예는 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어 지는 것으로 해석되어져서는 안된다. 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서 도면에서의 요소의 형상은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이다.
도 2는 본 발명의 제 1 실시예에 따른 이이피롬 셀 트랜지스터의 구조를 나타내기 위한 단면도이다.
도 2에 도시된 바와 같이 이이피롬 셀 트랜지스터는, 전기적으로 절연되는 소자 분리막 또는 필드 산화막에 의해 활성영역이 정의된 반도체 기판(100)과, 상기 반도체 기판(100) 상에 소정의 두께를 갖도록 형성된 제 1 터널 산화막(112)과, 상기 제 1 터널 산화막(112) 상에서 상전이 물질(예를 들어, GeSeTe)로 형성된 제 1 플로팅 게이트 전극(114)과, 상기 제 1 플로팅 게이트 전극(114) 상에 형성된 제 2 터널 산화막(116)과, 상기 제 2 터널 산화막(116) 상에서 상전이(phase change) 물질(예를 들어, GeSeTe)로 형성된 제 2 플로팅 게이트 전극(118)과, 상기 제 2 플로팅 게이트 전극(118) 상에 형성된 게이트 절연막(120)과, 상기 게이트 절연막(120) 상에 형성된 콘트롤 게이트 전극(122)과, 상기 콘트롤 게이트 전극(122) 상 에 소정 두께를 갖도록 형성된 게이트 상부 절연막(124)과, 상기 제 1 및 제 2 플로팅 게이트 전극(114, 118)과 상기 콘트롤 게이트 전극(122)으로 이루어진 게이트 스택의 양측 측벽에 형성된 스페이서(126)를 포함하여 구성된다.
도시되지는 않았지만, 상기 게이트 스택의 양측에 대응하여 상기 스페이서(126)에 인접하도록 형성되어 상기 반도체 기판(100)의 소스/드레인 영역에서 전기적으로 접속토록 형성되는 패드 콘택 전극을 더 포함하여 구성된다.
여기서, 상기 제 1 플로팅 게이트 전극(114)과 상기 제 2 플로팅 게이트 전극(118)은 상기 콘트롤 게이트 전극(122)에서 인가되는 전압에 의해 상전이가 가능한 상기 상전이 물질로 이루어진다. 예컨대, 상기 상전이 물질은 GeSe 화합물 반도체 물질 또는 GeSeTe 화합물 반도체 물질을 포함하여 이루어진다. 상기 상전이 물질은 이미 공지된 기술로서 미합중국공개특허 '2005/0051901'호에 개시된 바와 같이, 소정의 조건에서 비정질 상태(amorphous)와 결정 상태가 서로 천이 가능하도록 설계되는 물질로서, 상기 비정질 상태와 결정 상태가 소정크기 이상의 전압 또는 전류와, 상기 전압 또는 전류가 인가되는 시간에 따라 서로 천이될 수 있다. 예컨대, 상기 GeSe 화합물 반도체 물질 또는 GeSeTe 화합물 반도체 물질은 소정 크기의 제 1 전압이 짧은 시간(약 수 나노초(nsec))동안에 리셋 펄스(reset pulse)의 형태로 인가되면 비정질 상태를 갖도록 배열되고, 상기 비정질 상태의 GeSe 화합물 반도체 물질 또는 GeSeTe 화합물 반도체 물질에 상기 제 1 전압에 비해 낮은 제 2 전압이 장시간(약 수십 나노초(nsec))동안에 셋 펄스(set pulse)의 형태로 인가되면 결정 상태로 재배열된다. 또한, 상기 화합물 반도체 물질의 각 조성이 변화함에 따 라 상전이에 대응되는 상기 콘트롤 게이트 전극(122)에서 인가되는 전압의 크기가 결정될 수 있다. 이때, 상기 상전이 물질은 비정질 상태에서 화합물 반도체의 분자간의 연결고리가 끊어져 전하가 이동되는 통로가 없어지기 때문에 도전성이 저하되어 전기적으로 부도체로서 유전막의 역할을 할 수 있다. 반면, 결정 상태의 상기 상전이 물질은 화합물 반도체의 분자간 연결고리가 결합되어 전하가 이동되는 통로를 형성함으로 도전성이 우수해져 전기적으로 도체로서 도전층의 역할을 할 수 있다.
또한, 상기 제 1 플로팅 게이트 전극(114)과 상기 제 2 플로팅 게이트 전극(118)은 상전이 물질이 결정 상태일 경우, 상기 콘트롤 게이트 전극(122)에 인가되는 게이트 전압에 의해 상기 게이트 스택의 하부에 형성되는 채널 영역에서 상기 제 1 터널 산화막(112)과 상기 제 2 터널 산화막(116)을 통해 터널링 되는 전하(예를 들어, 전자)를 저장시킬 수 있다.
예컨대, 제 1 플로팅 게이트 전극(114)과 제 2 플로팅 게이트 전극(118)에 모두 전하가 존재치 않을 경우 '0'으로 설정되고, 제 1 플로팅 게이트 전극(114)에만 전하가 저장될 경우 '1'로 설정되고, 상기 제 2 플로팅 게이트 전극(118)에만 전하가 저장될 경우 '10'으로 설정되고, 상기 제 1 플로팅 게이트 전극(114)과 상기 제 2 플로팅 게이트 전극(118)에 모두 전하가 존재할 경우 '11'로 설정될 수 있다. 따라서, 상기 제 1 플로팅 게이트 전그과 제 2 플로팅 게이트 전극(118)에는 2비트의 정보를 저장토록 할 수 있다.
따라서, 본 발명의 제 1 실시예에 따른 이이피롬 셀 트랜지스터는 상전이 물 질로 이루어진 제 1 및 제 2 플로팅 게이트 전극(114, 118)을 구비하여 2비트 이상의 정보를 저장토록 할 수 있기 때문에 정보 저장용량을 증대 또는 극대화할 수 있다.
또한, 채널 영역의 상부에서 다량의 전하를 나누어 저장시키기 위해 상전이 물질로 이루어진 제 1 및 제 2 플로팅 게이트 전극(114, 118)을 구비하여 도전성 불순물이 도핑된 폴리 실리콘만으로 국한되어 이루어지지 않는 플로팅 게이트 전극을 갖고, 이이피롬 셀 트랜지스터에서 정보를 독출하기 위한 센스 앰프 또는 페이지 버퍼를 통한 리드 스킴이 종래에 비해 단순해 질 수 있다.
한편, 상기 활성 영역과 상기 제 1 플로팅 게이트 전극(114)사이에 형성된 제 1 터널 산화막(112)과, 상기 제 1 플로팅 게이트 전극(114)과 상기 제 2 플로팅 게이트 전극(118)사이에 형성된 제 2 터널 산화막(116)과, 상기 제 2 플로팅 게이트 전극(118)과 콘트롤 게이트 전극(122) 사이에 형성된 게이트 절연막(120)은 상기 콘트롤 게이트 전극(122)에서 인가되는 전압에 의해 유도되는 전기장을 통과시키는 실리콘 산화막과 같은 유전막으로 이루어진다.
또한, 상기 제 1 터널 산화막(112), 상기 제 2 터널 산화막(116), 및 상기 게이트 절연막(120)은 상기 콘트롤 게이트 전극(122)에서 이격되게 형성될수록 상기 전기장의 크기가 줄어들기 때문에 상기 제 1 터널 산화막(112), 상기 제 2 터널 산화막(116), 및 상기 게이트 절연막(120)의 두께가 순차적으로 증가되도록 형성된다. 예컨대, 상기 제 1 터널 산화막(112)은 약 10Å 내지 약 30Å정도의 두께를 갖도록 형성되고, 상기 제 2 터널 산화막(116)은 약 30Å 내지 약 80Å정도의 두께를 갖도록 형성되고, 상기 게이트 절연막(120)은 약 50Å 내지 약 120Å정도의 두께를 갖도록 형성된다.
그리고, 상기 제 1 플로팅 게이트 전극(114)과 상기 제 2 플로팅 게이트 전극(118)에 저장되는 전하가 다르도록 하기 위해 상기 제 1 플로팅 게이트 전극(114)과 상기 제 2 플로팅 게이트 전극(118)의 두께를 다르게 설정토록 할 수 있다. 예컨대, 상기 제 1 플로팅 게이트 전극(114)은 약 50Å 내지 약 500Å정도의 두께를 갖도록 형성되고, 상기 제 2 플로팅 게이트 전극(118)은 약 30Å 내지 약 400Å정도의 두께를 갖도록 형성된다.
또한, 상기 콘트롤 게이트 전극(122)에 소정의 전압을 인가하여 상기 제 1 플로팅 게이트 전극(114)과 상기 제 2 플로팅 게이트 전극(118)에 저장된 전하를 상기 채널 영역으로 터널링시켜 상기 소스/드레인 영역간에 걸리는 전압에 기인토록 함으로서 상기 제 1 플로팅 게이트 전극(114)과 상기 제 2 플로팅 게이트 전극(118)에 저장된 정보를 독출(reading)토록 할 수 있다.
예컨대, 상기 상전이 물질로 이루어진 상기 제 1 플로팅 게이트 전극(114)이 결정 상태에 있을 경우, 상기 콘트롤 게이트 전극(122)에 소정의 제 1 전압(예를 들어, 양의 전압)을 인가하여 상기 채널 영역에서 인가되는 전하(예를 들어, 전자)를 상기 제 1 터널 산화막(112)으로 터널링 시켜 상기 제 1 플로팅 게이트 전극(114)에 저장시키고, 다시 상기 제 1 전압에 비해 높은 제 2 전압을 인가하여 상기 제 1 플로팅 게이트 전극(114)에 저장된 상기 전하를 상기 제 2 터널 산화막(116)으로 터널링 시켜 상기 제 2 플로팅 게이트 전극(118)에 선택적으로 전하를 저장시 킬 수 있다. 이때, 상기 제 1 플로팅 게이트 전극(114) 및 상기 제 2 플로팅 게이트 전극(118)은 결정 상태의 상전이 물질로 이루어진다. 따라서, 상기 제 2 플로팅 게이트 전극(118)에 선택적으로 전하를 저장(또는 정보를 기록)하거나 상기 제 2 플로팅 게이트 전극(118)에 선택적으로 저장된 전하(또는 정보)를 상기 제 1 플로팅 게이트 전극(114)을 거쳐 상기 제 2 터널 산화막(116) 및 상기 제 1 터널 산화막(112)으로 터널링 시키켜 채널 영역으로 인가토록 하고자(또는 독출시키고자) 할 경우, 상기 제 1 플로팅 게이트 전극(114)은 항상 결정 상태의 상전이 물질로 이루어져야만 한다.
반면, 상기 제 1 플로팅 게이트 전극(114)에 전하를 선택적으로 저장(또는 정보를 기록)하고자 할 경우, 상기 콘트롤 게이트 전극(122)에 인가되는 전압에 의해 유도되는 전기장(electric field)이 상기 제 2 플로팅 게이트 전극(118)을 통해 상기 제 1 플로팅 게이트 전극(114)에 직접 도달되도록 하기 위해 상기 제 2 플로팅 게이트 전극(118)이 비정질 상태의 상전이 물질로 이루어져야만 한다. 즉, 상기 상전이 물질로 이루어진 상기 제 2 플로팅 게이트 전극(118)이 결정 상태에 있을 경우, 상기 콘트롤 게이트 전극(122)에 인가되는 제 1 전압에 의해 유도되는 전기장이 도전층으로 이루어진 상기 제 2 플로팅 게이트 전극(118)을 뚫고(또는 극복하고) 상기 제 1 플로팅 게이트 전극(114)에 도달하기 어렵기 때문에 상기 제 1 플로팅 게이트 전극(114)에 저장된 전하를 선택적으로 독출토록 하기에 용이치 않다.
따라서, 상기 제 1 플로팅 게이트 전극(114)은 상기 제 2 플로팅 게이트 전극(118)에 전하를 저장(또는 정보를 기록)하거나, 상기 제 2 플로팅 게이트 전극 (118)에 저장된 전하를 (또는 정보를 독출)하고자 할 경우, 결정 상태의 상전이 물질로 이루어져야만 한다.
또한, 상기 제 2 플로팅 게이트 전극(118)은 상기 제 1 플로팅 게이트 전극(114)에 전하를 저장하거나 상기 제 1 플로팅 게이트 전극(114)에 저장된 전하를 하고자 할 경우, 선택적으로 비정질 상태의 상전이 물질로 이루어져야만 한다.
그리고, 상기 제 1 플로팅 게이트 전극(114)과 상기 제 2 플로팅 게이트 전극(118)은 동일 또는 유사한 전압에서 상기 결정 상태에서 비정질 상태로 천이될 수 있다.
상기 콘트롤 게이트 전극(122)은 외부 또는 제어부에서 인가되는 전압을 전달시키는 도전층으로 이루어진다. 예컨대, 상기 콘트롤 게이트 전극(122)은 도전성 불순물로 도핑된 폴리 실리콘, 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 중 적어도 하나이상을 포함하여 이루어진다.
도시되지는 않았지만, 상기 콘트롤 게이트 전극(122)은 상기 제 2 플로팅 게이트 전극(118)을 선택적으로 노출시키기 위해 상기 게이트 절연막(120)에 형성된 콘택홀을 통해 상기 제 2 플로팅 게이트 전극(118)과 전기적으로 접속되도록 형성될 수도 있다. 이때, 상기 콘트롤 게이트 전극(122)과 상기 제 2 플로팅 게이트 전극(118)을 전기적으로 접속시키기 위해 상기 콘택홀 내부에 충만되는 물질은 상기 콘트롤 게이트 전극(122)의 형성 시 동시에 증착되는 물질로 이루어질 수 있다. 상기 상전이 물질로 이루어진 상기 제 2 플로팅 게이트 전극(118)과 도전층으로 이루어진 상기 콘트롤 게이트 전극(122)의 계면에 은(Ag)을 형성하여 전기적인 특성을 향상시킬 수 있다. 또한, 별도의 콘택 플러그 형성 공정을 통해 상기 콘택홀 내부에 증착되는 도전층을 평탄화하여 형성되는 콘택 플러그로 이루어질 수 있다. 예컨대, 상기 콘택 플러그는 도전성이 우수한 은(Ag)으로 이루어질 수 있다.
상기 콘트롤 게이트 전극(122)과 전기적으로 접속되는 상기 제 2 플로팅 게이트 전극(118)은 상기 콘트롤 게이트 전극(122)에 인가되는 전압에 의해 비정질 상태와 결정 상태 서로간에 천이 가능한 상전이 물질로 이루어진다. 앞서 상술한 바와 같이, 상기 제 2 플로팅 게이트 전극(118)은 상기 제 1 플로팅 게이트 전극(114)에 선택적으로 전하를 저장하거나 상기 제 1 터널 산화막(112)을 통해 전하를 채널 영역으로 터널링 시키도록 하기 위해 비정질 상태의 유전막으로서의 역할을 수행해야만 한다. 상기 제 1 플로팅 게이트 전극(114)에 비해 상기 제 2 플로팅 게이트 전극(118)이 더 높은 전압을 갖거나, 소정의 전압에서 장시간동안에 결정 상태로 천이 가능한 상전이 물질로 이루어져야만 한다.
따라서, 본 발명의 제 1 실시예에 따른 이이피롬 셀 트랜지스터는 활성영역과 콘트롤 게이트 전극(122)간에서 각각 절연되어 상전이 물질로 이루어진 복수개의 제 1 및 제 2 플로팅 게이트 전극(114, 118)을 구비하여 2비트 이상의 정보를 저장토록 할 수 있기 때문에 정보 저장용량을 증대 또는 극대화할 수 있다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 이이피롬 셀 트랜지스터의 제조방법을 설명하면 다음과 같다.
도 3a 내지 도 3i는 본 발명의 제 1 실시예에 따른 이이피롬 셀 트랜지스터를 제조하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 먼저, 반도체 기판(100) 상에 소정의 두께를 갖는 제 1 터널 산화막(112)을 형성한다. 여기서, 상기 반도체 기판(100)은 소자 분리막 또는 필드 산화막이 형성된 비활성 영역과, 상기 소자 분리막 또는 필드 산화막에 의해 선택되어 노출되는 활성영역으로 이루어진다. 예컨대, 상기 활성영역은 전기적인 특성을 향상시키기 위해 p형 도전성 불순물 또는 n형 도전성 불순물로 도핑될 수 있다. 이때, 상기 터널 산화막(112)을 터널링 하여 후속에서 설명되는 제 1 플로팅 게이트 전극(114) 및 제 2 플로팅 게이트 전극(118)에 저장되는 전하가 전자로 이루어질 경우, 상기 반도체 기판(100)의 활성영역에 p형 도전성 불순물이 도핑되는 것이 바람직하다. 또한, 상기 제 1 터널 산화막(112)은 급속 열처리 공정(rapid thermal process)을 통해 형성된 실리콘 산화막으로 이루어진다. 예컨대, 상기 제 1 터널 산화막(112)은 10Å 내지 약 30Å정도의 두께를 갖도록 형성된다.
도 3b에 도시된 바와 같이, 제 1 터널 산화막(112)이 형성된 반도체 기판(100)의 전면에 소정 두께를 갖는 상전이 물질로 이루어진 제 1 플로팅 게이트 전극(114)을 형성한다. 여기서, 상기 제 1 플로팅 게이트 전극(114)은 GeSe 화합물 반도체 물질 또는 GeSeTe 화합물 반도체 물질을 포함하는 상전이 물질로 이루어진다. 예컨대, 상기 상전이 물질은 화학기상증착방법 또는 원자층 증착방법을 통해 형성된다. 또한, 상기 상전이 물질은 약50Å 내지 약 500Å정도의 두께를 갖도록 형성된다.
도 3c에 도시된 바와 같이, 상기 제 1 플로팅 게이트 전극(114)이 형성된 반도체 기판(100)의 전면에 제 2 터널 산화막(116)을 형성한다. 여기서, 상기 제 2 터널 산화막(116)은 급속 열처리 공정 또는 화학기상증착방법을 통해 형성되는 실리콘 산화막으로 이루어진다. 예컨대, 상기 제 2 터널 산화막(116)은 약 30Å 내지 약 80Å정도의 두께를 갖도록 형성된다.
도 3d에 도시된 바와 같이, 상기 제 2 터널 산화막(116)이 형성된 반도체 기판(100)의 전면에 상전이 물질로 이루어진 제 2 플로팅 게이트 전극(118)을 형성한다. 여기서, 상기 제 2 플로팅 게이트 전극(118)은 GeSe 화합물 반도체 물질 또는 GeSeTe 화합물 반도체 물질을 포함하는 상전이 물질로 이루어진다. 예컨대, 상기 상전이 물질은 화학기상증착방법 또는 원자층 증착방법을 통해 형성된다. 이때, 상기 제 2 플로팅 게이트 전극(118)과 상기 제 1 플로팅 게이트 전극(114)이 동일 또는 유사한 두께를 갖도록 형성될 수 있다. 그러나, 상기 제 2 플로팅 게이트 전극(118)은 비정질 상태의 상전이 물질로 이루어질 경우, 후속에서 설명될 콘트롤 게이트 전극(122)에서 인가되는 전압에 의해 유도되는 전기장이 상기 제 1 플로팅 게이트 전극(114)에 손실없이 전달되도록 하기 위해 상기 제 1 플로팅 게이트 전극(114)보다 작은 두께를 갖도록 형성됨이 바람직하다. 예컨대, 상기 상전이 물질은 약30Å 내지 약 400Å정도의 두께를 갖도록 형성된다.
도 3e에 도시된 바와 같이, 제 2 플로팅 게이트 전극(118)이 형성된 반도체 기판(100)의 전면에 소정 두께의 게이트 절연막(120)을 형성한다. 여기서, 상기 게이트 절연막(120)은 상기 제 2 플로팅 게이트 전극(118)과, 후속의 콘트롤 게이트 전극(122)간을 절연시키고, 상기 콘트롤 게이트 전극(122)에 인가된 전압에 의해 유도된 전기장을 통과시키는 유전막으로 이루어진다. 예컨대, 상기 게이트 절연막 (120)은 급속 열처리 공정 또는 화학기상증착방법으로 형성된 실리콘 산화막으로 이루어지며, 약 50Å내지 약 120Å정도의 두께를 갖도록 형성된다.
도시되지는 않았지만, 상기 게이트 절연막(120) 상에 포토레지스트막을 도포하고, 상기 게이트 절연막(120)을 소정 크기로 노출시키도록 상기 포토레지스트막을 패터닝하고, 상기 포토레지스트막을 식각마스크로 사용한 식각공정을 통해 상기 제 2 플로팅 게이트 전극(118)을 노출시키도록 상기 게이트 절연막(120)을 제거하고, 상기 포토레지스트막을 제거하여 콘택홀을 형성한다.
또한, 상기 콘택홀을 매립하도록 티타늄(Ti), 텅스텐(W), 알루미늄(Al) 등과 같은 도전층을 형성하고, 상기 도전층 하부의 상기 게이트 절연막(120)이 노출되도록 상기 반도체 기판(100)을 평탄화시켜 상기 게이트 절연막(120)에 형성된 콘택홀을 통해 상기 게이트 절연막(120)에 의해 선택적으로 노출되는 콘택 플러그를 형성할 수도 있다.
도 3f에 도시된 바와 같이, 게이트 절연막(120)이 형성된 반도체 기판(100)의 전면에 소정 두께의 콘트롤 게이트 전극(122)을 형성한다. 여기서, 상기 콘트롤 게이트 전극(122)은 도전성 불순물로 도핑된 폴리 실리콘, 텅스텐, 알루미늄, 또는 티타늄 중 적어도 하나 이상을 포함하여 이루어진다. 예컨대, 상기 콘트롤 게이트 전극(122)은 화학기상증착방법 또는 물리적 증착방법으로 형성되고, 약 200Å 내지 약 800Å정도의 두께를 갖도록 형성된다.
도시되지는 않았지만, 상기 콘트롤 게이트 전극(122)은, 상기 게이트 절연막(120)에 형성된 콘택홀을 통해 노출된 상기 제 2 플로팅 게이트에 전기적으로 접속 되도록 상기 콘택홀을 매립하는 소정 두께의 콘트롤 게이트 전극(122)을 형성하거나, 상기 게이트 절연막(120)에 형성된 콘택홀 내부의 콘택 플러그가 형성된 반도체 기판(100)의 전면에서 동일 또는 유사한 두께를 갖도록 형성된다.
도 3g에 도시된 바와 같이, 상기 콘트롤 게이트 전극(122)이 형성된 반도체 기판(100)의 전면에 소정 두께를 갖는 게이트 상부 절연막(124)을 형성한다. 여기서 상기 게이트 상부 절연막(124)은 후속의 게이트 스택, 스페이서(126), 또는 패드 콘택 전극의 형성 시 상기 콘트롤 게이트 전극(122)의 식각 또는 손상을 방지토록 할 수 있다. 또한, 상기 콘트롤 게이트 전극(122) 상에 형성되는 배선층으로부터 상기 콘트롤 게이트 전극(122)을 절연시킬 수도 있다. 예컨대, 상기 게이트 상부 절연막(124)은 화학기상증착방법 또는 급속 열처리 공정을 통해 형성되는 실리콘 산화막 또는 실리콘 질화막을 포함하여 이루어진다. 또한, 상기 게이트 상부 절연막(124)은 약 300Å 내지 약 1000Å정도의 두께를 갖도록 형성된다.
도 3h에 도시된 바와 같이, 상기 게이트 상부 절연막(124)이 형성된 반도체 기판(100)의 전면에 포토레지스트막을 도포하고, 상기 비활성 영역과, 상기 활성영역의 소스/드레인 영역 상부의 상기 게이트 상부 절연막(124)이 선택적으로 노출되도록 상기 포토레지스트막을 패터닝하고, 상기 포토레지스트막을 식각 마스크로 사용한 식각공정을 통해 상기 게이트 상부 절연막(124), 콘트롤 게이트 전극(122), 게이트 절연막(120), 제 2 플로팅 게이트 전극(118), 제 2 터널 산화막(116), 제 1 플로팅 게이트 전극(114), 및 제 1 터널 산화막(112)을 순차적으로 제거하고, 상기 포토레지스트막을 제거하여 상기 채널 영역 상부에 게이트 스택을 형성한다.
여기서, 상기 게이트 스택의 형성은 상기 게이트 상부 절연막(124), 콘트롤 게이트 전극(122), 게이트 절연막(120), 제 2 플로팅 게이트 전극(118), 제 2 터널 산화막(116), 제 1 플로팅 게이트 전극(114), 및 제 1 터널 산화막(112)과 같은 다양한 박막 또는 층간에 식각 선택비가 우수한 반응가스를 사용한 건식식각(dry etching)방법을 통해 이루어질 수 있다. 예컨대, 상기 건식식각방법에 사용되는 반응가스는 실리콘 산화막으로 이루어진 게이트 상부 절연막(124), 게이트 절연막(120), 제 2 터널 산화막(116), 제 1 터널 산화막(112)에 대하여 HF, SF등과 같은 강산으로 이루어지고, 금속 또는 상전이 물질로 이루어진 콘트롤 게이트 전극(122), 제 2 플로팅 게이트 전극(118), 및 제 1 플로팅 게이트 전극(114)에 대하여 CH3과 같은 약산으로 이루어진다. 이때, 각층의 식각 종료는 식각종말점을 계측하여 각층마다 건식식각공정의 완료가 확인된다.
또한, 하나의 반응가스를 사용한 시간 건식식각(time dry etching)방법을 통해 상기 비활성영역과, 상기 활성영역의 상기 소스/드레인 영역 상부의 상기 게이트 상부 절연막(124), 콘트롤 게이트 전극(122), 게이트 절연막(120), 제 2 플로팅 게이트 전극(118), 제 2 터널 산화막(116), 제 1 플로팅 게이트 전극(114), 및 제 1 터널 산화막(112)을 순차적으로 제거하여 상기 채널 영역 상부에 게이트 스택을 형성토록 할 수 있다. 예컨대, 상기 시간 식각방법에 사용되는 반응 가스는 CF3으로 이루어진다.
도시되지는 않았지만, 상기 게이트 상부 절연막(124)이 형성된 반도체 기판(100)의 전면에 하드 마스크막을 형성하고, 상기 하드 마스크막 상에 포토레지스트 를 도포하고, 상기 비활성 영역과 상기 활성영역의 소스/드레인 영역 상부의 상기 하드 마스크막이 노출되도록 포토레지스트막을 패터닝하고, 상기 포토레지스트막을 식각마스크막로 사용한 식각공정을 통해 하드 마스크막을 제거하여 상기 게이트 상부 절연막(124)을 선택적으로 노출시키고, 상기 포토레지스트막을 제거하고, 상기 하드 마스크막에 의해 노출되는 상기 게이트 상부 절연막(124), 콘트롤 게이트 전극(122), 게이트 절연막(120), 제 2 플로팅 게이트 전극(118), 제 2 터널 산화막(116), 제 1 플로팅 게이트 전극(114), 및 제 1 터널 산화막(112)을 순차적으로 제거하여 상기 채널 영역 상부에 게이트 스택을 형성한다. 이때, 상기 하드 마스크막은 식각공정을 통해 상기 게이트 스택의 형성과 동시에 제거될 수 있다.
도시되지는 않았지만, 상기 게이트 스택을 이온주입 마스크로 사용한 이온주입공정을 통해 상기 게이트 스택에 의해 노출되는 상기 소스/드레인 영역에 상기 채널 영역에 도핑된 도전성 불순물과 반대되는 도전성을 갖는 도전성 불순물을 이온주입하여 상기 도전성 불순물이 상기 채널 영역으로 확장된 소스/드레인 확장 불순물영역(LDD)을 형성할 수도 있다.
도 3i에 도시된 바와 같이, 상기 제 1 플로팅 게이트 전극(114), 상기 제 2 플로팅 게이트 전극(118), 및 상기 콘트롤 게이트 전극(122)을 전기적으로 절연시키기 위해 게이트 스택의 측벽에 스페이서(126)를 형성한다. 여기서, 상기 스페이서(126)는 상기 게이트 스택의 측벽에서 상기 제 1 플로팅 게이트 전극(114), 상기 제 2 플로팅 게이트 전극(118), 및 상기 콘트롤 게이트 전극(122)과, 상기 소스/드레인 영역의 상부에 형성되는 패드 콘택 전극을 전기적으로 절연시키도록 형성된 다. 예컨대, 상기 스페이서(126)는 상기 게이트 스택이 형성된 반도체 기판(100)의 전면에 화학기상증착방법으로 실리콘 질화막을 형성하고, 상기 게이트 상부 절연막(124)이 노출되도록 상기 실리콘 질화막을 등방성 식각하여 형성토록 할 수 있다. 이때, 상기 실리콘 질화막은, 상기 게이트 스택의 상부에 형성된 상기 실리콘 질화막의 두께에 비해 상기 게이트 스택의 측벽에 형성된 실리콘 질화막의 두께가 증가되어 형성될 수 있다. 따라서, 상기 반도체 기판(100)의 전면에 형성된 실리콘 질화막을 동일 또는 유사한 식각율로 제거하여 상기 게이트 스택의 측벽을 보호하는 스페이서(126)가 부채꼴 모양으로 형성될 수 있다.
이후, 도시되지는 않았지만, 상기 스페이서(126) 및 상기 게이트 스택을 이온주입 마스크로 사용한 이온주입공정을 통해 상기 소스/드레인 영역에 상기 소스/드레인 확장영역에 이온주입된 도전성 불순물과 동일 또는 유사한 도전성을 갖는 도전성 불순물을 이온주입하여 소스/드레인 불순물 영역을 형성하고, 상기 소스/드레인 불순물 영역이 형성된 반도체 기판(100)의 전면에 텅스텐, 알루미늄과 같은 도전층을 형성하고, 상기 게이트 상부 절연막(124)이 노출되도록 상기 반도체 기판(100)을 평탄화하여 상기 스페이서(126)에 의해 상기 게이트 스택과 전기적으로 절연되고 상기 소스/드레인 불순물 영역과 전기적으로 접속되는 패드 콘택 전극을 형성한다.
따라서, 본 발명의 제 1 실시예에 따른 이이피롬 셀 트랜지스터는 반도체 기판(100)의 활성영역과 콘트롤 게이트 전극(122) 사이에서 제 1 터널 산화막(112), 제 2 터널 산화막(116) 및 게이트 절연막(120)에 의해 전기적으로 절연되고, 상기 콘트롤 게이트 전극(122)에 인가되는 전압에 의해 결정 상태 또는 비정질 상태로 천이 가능한 상전이 물질로 이루어진 복수개의 제 1 및 제 2 플로팅 게이트 전극(114, 118)을 형성하여 2비트 이상의 정보를 기록 또는 독출토록 할 수 있기 때문에 정보의 저장용량을 증대 또는 극대화할 수 있도록 형성될 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 이이피롬 셀 트랜지스터의 구조를 나타내기 위한 단면도이다.
도 4에 도시된 바와 같이 이이피롬 셀 트랜지스터는, 전기적으로 절연되는 소자 분리막 또는 필드 산화막에 의해 활성영역이 정의된 반도체 기판(100)과, 상기 반도체 기판(100) 상에 소정의 두께를 갖도록 형성된 제 1 터널 산화막(112)과, 상기 제 1 터널 산화막(112) 상에서 도전성 우수한 도전층으로 형성된 제 1 플로팅 게이트 전극(114a)과, 상기 제 1 플로팅 게이트 전극(114) 상에 형성된 제 2 터널 산화막(116)과, 상기 제 2 터널 산화막(116) 상에서 상전이(phase change) 물질(예를 들어, GeSeTe)로 형성된 제 2 플로팅 게이트 전극(118)과, 상기 제 2 플로팅 게이트 전극(118) 상에 형성된 게이트 절연막(120)과, 상기 게이트 절연막(120) 상에 형성된 콘트롤 게이트 전극(122)과, 상기 콘트롤 게이트 전극(122) 상에 소정 두께를 갖도록 형성된 게이트 상부 절연막(124)과, 상기 제 1 및 제 2 플로팅 게이트 전극(114, 118)과 상기 콘트롤 게이트 전극(122)으로 이루어진 게이트 스택의 양측 측벽에 형성된 스페이서(126)를 포함하여 구성된다.
도시되지는 않았지만, 상기 게이트 스택의 양측에 대응하여 상기 스페이서(126)에 인접하도록 형성되어 상기 반도체 기판(100)의 소스/드레인 영역에서 전기 적으로 접속토록 형성되는 패드 콘택 전극을 더 포함하여 구성된다.
여기서, 상기 제 1 플로팅 게이트 전극(114a)은 상기 콘트롤 게이트 전극(122)에 인가되는 소정의 전압에 의해 유도되는 전기장에 의해 상기 제 1 터널 산화막(112)을 통하여 터널링되는 전하를 저장하거나, 상기 저장된 전하를 상기 제 1 터널 산화막(112)을 통해 상기 활성영역으로 터널링시킬 수 있도록 도전성이 우수한 도전층으로 이루어진다. 예컨대, 상기 제 1 플로팅 게이트 전극(114)은 도전성 불순물이 도핑된 폴리 실리콘, 텅스텐, 알루미늄 중 적어도 하나 이상으로 이루어진 도전층으로 이루어진다. 이때, 상기 제 1 플로팅 게이트 전극(114a)은 상기 제 1 실시예에서 언급된 제 1 플로팅 게이트 전극(114)과 다른 재질을 갖도록 형성되었기 때문에 도면에서 번호를 달리하여 표시한다.
또한, 상기 제 2 플로팅 게이트 전극(118)은 상기 콘트롤 게이트 전극(122)에서 인가되는 전압에 의해 상전이가 가능한 상기 상전이 물질로 이루어진다. 예컨대, 상기 상전이 물질은 GeSe 화합물 반도체 물질 또는 GeSeTe 화합물 반도체 물질을 포함하여 이루어진다. 상기 상전이 물질은 이미 공지된 기술로서 미합중국공개특허 '2005/0051901'호에 개시된 바와 같이, 소정의 조건에서 비정질 상태(amorphous)와 결정 상태가 서로 천이 가능하도록 설계되는 물질로서, 상기 비정질 상태와 결정 상태가 소정크기 이상의 전압 또는 전류와, 상기 전압 또는 전류가 인가되는 시간에 따라 서로 천이될 수 있다. 예컨대, 상기 GeSe 화합물 반도체 물질 또는 GeSeTe 화합물 반도체 물질은 소정 크기의 제 1 전압이 짧은 시간(약 수 나노초(nsec))동안에 리셋 펄스(reset pulse)의 형태로 인가되면 비정질 상태를 갖도록 배열되고, 상기 비정질 상태의 GeSe 화합물 반도체 물질 또는 GeSeTe 화합물 반도체 물질에 상기 제 1 전압에 비해 낮은 제 2 전압이 장시간(약 수십 나노초(nsec))동안에 셋 펄스(set pulse)의 형태로 인가되면 결정 상태로 재배열된다. 또한, 상기 화합물 반도체 물질의 각 조성이 변화함에 따라 상전이에 대응되는 상기 콘트롤 게이트 전극(122)에서 인가되는 전압의 크기가 결정될 수 있다. 이때, 상기 상전이 물질은 비정질 상태에서 화합물 반도체의 분자간의 연결고리가 끊어져 전하가 이동되는 통로가 없어지기 때문에 도전성이 저하되어 전기적으로 부도체로서 유전막의 역할을 할 수 있다. 반면, 결정 상태의 상기 상전이 물질은 화합물 반도체의 분자간 연결고리가 결합되어 전하가 이동되는 통로를 형성함으로 도전성이 우수해져 전기적으로 도체로서 금속막의 역할을 할 수 있다.
이때, 상기 제 2 플로팅 게이트 전극(118)은 결정 상태의 상전이 물질로 이루어질 경우, 상기 콘트롤 게이트 전극(122)에 인가되는 전압에 의해 유도되는 전기장으로 상기 제 2 터널 산화막(116)을 통해 상기 제 1 플로팅 게이트 전극(114a)에 저장된 전하를 터널링 시켜 저장시킬 수 있다. 이때, 상기 제 1 플로팅 게이트 전극(114a)은 상기 게이트 스택 하부의 채널 영역을 통과하는 상기 전하를 상기 제 1 터널 산화막(112)으로 터널링시켜 저장시킬 수도 있다.
예컨대, 제 1 플로팅 게이트 전극(114a)과 제 2 플로팅 게이트 전극(118)에 모두 전하가 존재치 않을 경우 '0'으로 설정되고, 제 1 플로팅 게이트 전극(114a)에만 전하가 저장될 경우 '1'로 설정되고, 상기 제 2 플로팅 게이트 전극(118)에만 전하가 저장될 경우 '10'으로 설정되고, 상기 제 1 플로팅 게이트 전극(114a)과 상 기 제 2 플로팅 게이트 전극(118)에 모두 전하가 존재할 경우 '11'로 설정될 수 있다. 따라서, 상기 제 1 플로팅 게이트 전그과 제 2 플로팅 게이트 전극(118)에는 2비트의 정보를 저장토록 할 수 있다.
따라서, 본 발명의 제 2 실시예에 따른 이이피롬 셀 트랜지스터는 채널 영역의 상부에서 절연되어 도전층으로 이루어진 제 1 플로팅 게이트 전극(114a)과, 상기 제 1 플로팅 게이트 전극(114a)과 절연되어 상전이 물질로 이루어진 제 2 플로팅 게이트 전극(118)을 구비하여 2비트 이상의 정보를 저장토록 할 수 있기 때문에 정보 저장용량을 증대 또는 극대화할 수 있다.
또한, 채널 영역의 상부에서 다량의 전하를 나누어 저장시키기 위해 도전성 불순물이 도핑된 폴리 실리콘과 같은 도전층으로 이루어진 제 1 플로팅 게이트 전극(114a)과 상전이 물질로 이루어진 제 2 플로팅 게이트 전극(118)을 구비하여 도전성 불순물이 도핑된 폴리 실리콘만으로 국한되어 이루어지지 않는 플로팅 게이트 전극을 갖고, 이이피롬 셀 트랜지스터에서 정보를 독출하기 위한 센스 앰프 또는 페이지 버퍼를 통한 리드 스킴이 종래에 비해 단순해 질 수 있다.
한편, 상기 활성 영역과 상기 제 1 플로팅 게이트 전극(114a)사이에 형성된 제 1 터널 산화막(112)과, 상기 제 1 플로팅 게이트 전극(114a)과 상기 제 2 플로팅 게이트 전극(118)사이에 형성된 제 2 터널 산화막(116)과, 상기 제 2 플로팅 게이트 전극(118)과 콘트롤 게이트 전극(122) 사이에 형성된 게이트 절연막(120)은 상기 콘트롤 게이트 전극(122)에서 인가되는 전압에 의해 유도되는 전기장을 통과시키는 실리콘 산화막과 같은 유전막으로 이루어진다.
또한, 상기 제 1 터널 산화막(112), 상기 제 2 터널 산화막(116), 및 상기 게이트 절연막(120)은 상기 콘트롤 게이트 전극(122)에서 이격되게 형성될수록 상기 전기장의 크기가 줄어들기 때문에 상기 제 1 터널 산화막(112), 상기 제 2 터널 산화막(116), 및 상기 게이트 절연막(120)의 두께가 순차적으로 증가되도록 형성된다. 예컨대, 상기 제 1 터널 산화막(112)은 약 10Å 내지 약 30Å정도의 두께를 갖도록 형성되고, 상기 제 2 터널 산화막(116)은 약 30Å 내지 약 80Å정도의 두께를 갖도록 형성되고, 상기 게이트 절연막(120)은 약 50Å 내지 약 120Å정도의 두께를 갖도록 형성된다.
그리고, 상기 제 2 터널 산화막(116)을 통해 상기 제 1 플로팅 게이트 전극(114a)에 저장된 전하가 터널링되어 저장되는 상기 제 2 플로팅 게이트 전극(118)은 상기 제 1 플로팅 게이트 전극(114a)과 서로 다른 물질로 구성되어 있고, 상기 제 1 플로팅 게이트 전극(114a)에 저장되는 전하량과, 상기 제 2 플로팅 게이트 전극(118)에 저장되는 전하량을 서로 달리 하여 기록되는 정보가 달라질 수 있다.
예컨대, 상기 제 1 플로팅 게이트 전극(114a)은 약 50Å 내지 약 500Å정도의 두께를 갖도록 형성되고, 상기 제 2 플로팅 게이트 전극(118)은 약 30Å 내지 약 400Å정도의 두께를 갖도록 형성된다.
또한, 상기 콘트롤 게이트 전극(122)에 소정의 전압을 인가하여 상기 제 1 플로팅 게이트 전극(114a)과 상기 제 2 플로팅 게이트 전극(118)에 저장된 전하를 상기 채널 영역으로 터널링시켜 상기 소스/드레인 영역간에 걸리는 전압에 기인토록 함으로서 상기 제 1 플로팅 게이트 전극(114a)과 상기 제 2 플로팅 게이트 전극 (118)에 저장된 정보를 독출(reading)토록 할 수 있다.
예컨대, 상기 콘트롤 게이트 전극(122)에 소정의 제 1 전압(예를 들어, 양의 전압)을 인가하여 상기 채널 영역에서 인가되는 전하(예를 들어, 전자)를 상기 제 1 터널 산화막(112)으로 터널링 시켜 상기 제 1 플로팅 게이트 전극(114a)에 저장시키고, 다시 상기 제 1 전압에 비해 높은 제 2 전압을 인가하여 상기 제 1 플로팅 게이트 전극(114a)에 저장된 상기 전하를 상기 제 2 터널 산화막(116)으로 터널링 시켜 상기 제 2 플로팅 게이트 전극(118)에 선택적으로 전하를 저장시킬 수 있다. 이때, 상기 제 1 플로팅 게이트 전극(114a)은 상기 전하를 도전시키는 도전층이고, 상기 제 2 플로팅 게이트 전극(118)은 비정질 상태에서 결정 상태로 천이되는 상전이 물질로 이루어지고, 상기 전하를 저장시킬 수 있다.
따라서, 상기 제 2 플로팅 게이트 전극(118)에 선택적으로 전하를 저장(또는 정보를 기록)하거나 상기 제 2 플로팅 게이트 전극(118)에 선택적으로 저장된 전하(또는 정보)를 상기 제 1 플로팅 게이트 전극(114a)을 거쳐 상기 제 2 터널 산화막(116) 및 상기 제 1 터널 산화막(112)으로 터널링 시키켜 채널 영역으로 인가토록 하고자(또는 독출시키고자) 할 경우, 상기 제 1 플로팅 게이트 전극(114a)은 상기 전하를 저장하고 저장토록 하기 위해 도전층으로 이루어져야만 한다.
반면, 상기 제 1 플로팅 게이트 전극(114a)에 전하를 선택적으로 저장(또는 정보를 기록)하고자 할 경우, 상기 콘트롤 게이트 전극(122)에 인가되는 전압에 의해 유도되는 전기장(electric field)이 상기 제 2 플로팅 게이트 전극(118)을 통해 상기 제 1 플로팅 게이트 전극(114a)에 직접 도달되도록 하기 위해 상기 제 2 플로 팅 게이트 전극(118)이 비정질 상태의 상전이 물질로 이루어져야만 한다. 즉, 상기 상전이 물질로 이루어진 상기 제 2 플로팅 게이트 전극(118)이 결정 상태에 있을 경우, 상기 콘트롤 게이트 전극(122)에 인가되는 제 1 전압에 의해 유도되는 전기장이 도전층으로 이루어진 상기 제 2 플로팅 게이트 전극(118)을 뚫고(또는 극복하고) 상기 제 1 플로팅 게이트 전극(114a)에 도달하기 어렵기 때문에 상기 제 1 플로팅 게이트 전극(114a)에 저장된 전하를 선택적으로 독출토록 하기에 용이치 않다.
따라서, 도전층으로 이루어진 상기 제 1 플로팅 게이트 전극(114a)은 상기 제 2 플로팅 게이트 전극(118)에 전하를 저장(또는 정보를 기록)하거나, 상기 제 2 플로팅 게이트 전극(118)에 저장된 전하를 (또는 정보를 독출)하고자 할 경우, 결정 상태의 상전이 물질로 이루어져야만 한다.
또한, 상기 제 2 플로팅 게이트 전극(118)은 상기 제 1 플로팅 게이트 전극(114a)에 전하를 저장하거나 상기 제 1 플로팅 게이트 전극(114a)에 저장된 전하를 하고자 할 경우, 선택적으로 비정질 상태의 상전이 물질로 이루어져야만 한다.
상기 콘트롤 게이트 전극(122)은 외부 또는 제어부에서 인가되는 전압을 전달시키는 도전층으로 이루어진다. 예컨대, 상기 콘트롤 게이트 전극(122)은 도전성 불순물로 도핑된 폴리 실리콘, 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 중 적어도 하나이상을 포함하여 이루어진다.
도시되지는 않았지만, 상기 콘트롤 게이트 전극(122)은 상기 제 2 플로팅 게이트 전극(118)을 선택적으로 노출시키기 위해 상기 게이트 절연막(120)에 형성된 콘택홀을 통해 상기 제 2 플로팅 게이트 전극(118)과 전기적으로 접속되도록 형성될 수도 있다. 이때, 상기 콘트롤 게이트 전극(122)과 상기 제 2 플로팅 게이트 전극(118)을 전기적으로 접속시키기 위해 상기 콘택홀 내부에 충만되는 물질은 상기 콘트롤 게이트 전극(122)의 형성 시 동시에 증착되는 물질로 이루어질 수 있다. 상기 상전이 물질로 이루어진 상기 제 2 플로팅 게이트 전극(118)과 상기 콘트롤 게이트 전극(122)의 계면에 은(Ag)을 형성하여 전기적인 특성을 향상시킬 수 있다. 또한, 별도의 콘택 플러그 형성 공정을 통해 상기 콘택홀 내부에 증착되는 도전층을 평탄화하여 형성되는 콘택 플러그로 이루어질 수 있다. 예컨대, 상기 콘택 플러그는 도전성이 우수한 은(Ag)으로 이루어질 수 있다.
상기 콘트롤 게이트 전극(122)과 전기적으로 접속되는 상기 제 2 플로팅 게이트 전극(118)은 상기 콘트롤 게이트 전극(122)에 인가되는 전압에 의해 비정질 상태와 결정 상태 서로간에 천이 가능한 상전이 물질로 이루어진다. 앞서 상술한 바와 같이, 상기 제 2 플로팅 게이트 전극(118)은 상기 제 1 플로팅 게이트 전극(114a)에 선택적으로 전하를 저장하거나 상기 제 1 터널 산화막(112)을 통해 전하를 채널 영역으로 터널링 시키도록 하기 위해 비정질 상태의 유전막으로서의 역할을 수행해야만 한다. 또한, 상기 제 1 플로팅 게이트 전극(114a)에 전하가 과도하게 저장되지 않고 상기 제 2 터널 산화막(116)을 통해 터널링되어 상기 제 2 플로팅 게이트 전극(118)으로 저장되도록 하기 위해 소정의 전압과 일정한 시간동안에 비정질 상태에서 결정 상태로 천이 가능한 상전이 물질로 이루어져야만 한다.
따라서, 본 발명의 제 2 실시예에 따른 이이피롬 셀 트랜지스터는 채널 영역 과 콘트롤 게이트 전극(122) 사이에서 각각 절연되어 형성되고, 상기 채널 영역의 상부에서 도전층으로 이루어진 제 1 플로팅 게이트 전극(114a)과, 상기 제 1 플로팅 게이트 전극(114a)과 절연되어 상전이 물질로 이루어진 제 2 플로팅 게이트 전극(118)을 구비하여 2비트 이상의 정보를 저장토록 할 수 있기 때문에 정보 저장용량을 증대 또는 극대화할 수 있다.
이와 같이 구성된 본 발명의 제 2 실시예에 따른 이이피롬 셀 트랜지스터의 제조방법을 설명하면 다음과 같다.
도 5a 내지 도 5i는 본 발명의 제 2 실시예에 따른 이이피롬 셀 트랜지스터를 제조하기 위한 공정 단면도이다.
도 5a에 도시된 바와 같이, 먼저, 반도체 기판(100) 상에 소정의 두께를 갖는 제 1 터널 산화막(112)을 형성한다. 여기서, 상기 반도체 기판(100)은 소자 분리막 또는 필드 산화막이 형성된 비활성 영역과, 상기 소자 분리막 또는 필드 산화막에 의해 선택되어 노출되는 활성영역으로 이루어진다. 예컨대, 상기 활성영역은 전기적인 특성을 향상시키기 위해 p형 도전성 불순물 또는 n형 도전성 불순물로 도핑될 수 있다. 이때, 상기 터널 산화막(112)을 터널링 하여 후속에서 설명되는 제 1 플로팅 게이트 전극(114a) 및 제 2 플로팅 게이트 전극(118)에 저장되는 전하가 전자로 이루어질 경우, 상기 반도체 기판(100)의 활성영역에 p형 도전성 불순물이 도핑되는 것이 바람직하다. 또한, 상기 제 1 터널 산화막(112)은 급속 열처리 공정(rapid thermal process)을 통해 형성된 실리콘 산화막으로 이루어진다. 예컨대, 상기 제 1 터널 산화막(112)은 10Å 내지 약 30Å정도의 두께를 갖도록 형성된다.
도 5b에 도시된 바와 같이, 제 1 터널 산화막(112)이 형성된 반도체 기판(100)의 전면에 소정 두께를 갖는 도전층으로 이루어진 제 1 플로팅 게이트 전극(114a)을 형성한다. 여기서, 상기 제 1 플로팅 게이트 전극(114a)은 도전성 불순물이 도핑된 폴리실리콘, 텅스텐, 알루미늄 중 적어도 어느 하나 이상을 포함한 도전층으로 이루어진다. 예컨대, 상기 상전이 물질은 화학기상증착방법 또는 원자층 증착방법을 통해 형성된다. 또한, 상기 상전이 물질은 약50Å 내지 약 800Å정도의 두께를 갖도록 형성된다.
도 5c에 도시된 바와 같이, 상기 제 1 플로팅 게이트 전극(114a)이 형성된 반도체 기판(100)의 전면에 제 2 터널 산화막(116)을 형성한다. 여기서, 상기 제 2 터널 산화막(116)은 급속 열처리 공정 또는 화학기상증착방법을 통해 형성되는 실리콘 산화막으로 이루어진다. 예컨대, 상기 제 2 터널 산화막(116)은 약 30Å 내지 약 80Å정도의 두께를 갖도록 형성된다.
도 5d에 도시된 바와 같이, 상기 제 2 터널 산화막(116)이 형성된 반도체 기판(100)의 전면에 상전이 물질로 이루어진 제 2 플로팅 게이트 전극(118)을 형성한다. 여기서, 상기 제 2 플로팅 게이트 전극(118)은 GeSe 화합물 반도체 물질 또는 GeSeTe 화합물 반도체 물질을 포함하는 상전이 물질로 이루어진다. 예컨대, 상기 상전이 물질은 화학기상증착방법 또는 원자층 증착방법을 통해 형성된다. 이때, 상기 제 2 플로팅 게이트 전극(118)과 상기 제 1 플로팅 게이트 전극(114a)은 서로 다른 물질로 이루어져 있기 때문에 상기 제 1 플로팅 게이트 전극(114a)과 제 2 플로팅 게이트 전극(118)에 저장되는 전하량에 따라 그 두께가 결정지어질 수 있다. 또한, 상기 제 2 플로팅 게이트 전극(118)은 비정질 상태의 상전이 물질로 이루어질 경우, 후속에서 설명될 콘트롤 게이트 전극(122)에서 인가되는 전압에 의해 유도되는 전기장이 상기 제 1 플로팅 게이트 전극(114a)에 손실없이 전달되도록 하기 위해 상기 제 1 플로팅 게이트 전극(114a)보다 작은 두께를 갖도록 형성됨이 바람직하다. 예컨대, 상기 제 2 플로팅 게이트 전극(118)은 약30Å 내지 약 400Å정도의 두께를 갖도록 형성된다.
도 5e에 도시된 바와 같이, 제 2 플로팅 게이트 전극(118)이 형성된 반도체 기판(100)의 전면에 소정 두께의 게이트 절연막(120)을 형성한다. 여기서, 상기 게이트 절연막(120)은 상기 제 2 플로팅 게이트 전극(118)과, 후속의 콘트롤 게이트 전극(122)간을 절연시키고, 상기 콘트롤 게이트 전극(122)에 인가된 전압에 의해 유도된 전기장을 통과시키는 유전막으로 이루어진다. 예컨대, 상기 게이트 절연막(120)은 급속 열처리 공정 또는 화학기상증착방법으로 형성된 실리콘 산화막으로 이루어지며, 약 50Å내지 약 120Å정도의 두께를 갖도록 형성된다.
도시되지는 않았지만, 상기 게이트 절연막(120) 상에 포토레지스트막을 도포하고, 상기 게이트 절연막(120)을 소정 크기로 노출시키도록 상기 포토레지스트막을 패터닝하고, 상기 포토레지스트막을 식각마스크로 사용한 식각공정을 통해 상기 제 2 플로팅 게이트 전극(118)을 노출시키도록 상기 게이트 절연막(120)을 제거하고, 상기 포토레지스트막을 제거하여 콘택홀을 형성한다.
또한, 상기 콘택홀을 매립하도록 티타늄(Ti), 텅스텐(W), 알루미늄(Al) 등과 같은 도전층을 형성하고, 상기 도전층 하부의 상기 게이트 절연막(120)이 노출되도 록 상기 반도체 기판(100)을 평탄화시켜 상기 게이트 절연막(120)에 형성된 콘택홀을 통해 상기 게이트 절연막(120)에 의해 선택적으로 노출되는 콘택 플러그를 형성할 수도 있다.
도 5f에 도시된 바와 같이, 게이트 절연막(120)이 형성된 반도체 기판(100)의 전면에 소정 두께의 콘트롤 게이트 전극(122)을 형성한다. 여기서, 상기 콘트롤 게이트 전극(122)은 도전성 불순물로 도핑된 폴리 실리콘, 텅스텐, 알루미늄, 또는 티타늄 중 적어도 하나 이상을 포함하여 이루어진다. 예컨대, 상기 콘트롤 게이트 전극(122)은 화학기상증착방법 또는 물리적 증착방법으로 형성되고, 약 200Å 내지 약 800Å정도의 두께를 갖도록 형성된다.
도시되지는 않았지만, 상기 콘트롤 게이트 전극(122)은, 상기 게이트 절연막(120)에 형성된 콘택홀을 통해 노출된 상기 제 2 플로팅 게이트에 전기적으로 접속되도록 상기 콘택홀을 매립하는 소정 두께의 콘트롤 게이트 전극(122)을 형성하거나, 상기 게이트 절연막(120)에 형성된 콘택홀 내부의 콘택 플러그가 형성된 반도체 기판(100)의 전면에서 동일 또는 유사한 두께를 갖도록 형성된다.
도 5g에 도시된 바와 같이, 상기 콘트롤 게이트 전극(122)이 형성된 반도체 기판(100)의 전면에 소정 두께를 갖는 게이트 상부 절연막(124)을 형성한다. 여기서 상기 게이트 상부 절연막(124)은 후속의 게이트 스택, 스페이서(126), 또는 패드 콘택 전극의 형성 시 상기 콘트롤 게이트 전극(122)의 식각 또는 손상을 방지토록 할 수 있다. 또한, 상기 콘트롤 게이트 전극(122) 상에 형성되는 배선층으로부터 상기 콘트롤 게이트 전극(122)을 절연시킬 수도 있다. 예컨대, 상기 게이트 상 부 절연막(124)은 화학기상증착방법 또는 급속 열처리 공정을 통해 형성되는 실리콘 산화막 또는 실리콘 질화막을 포함하여 이루어진다. 또한, 상기 게이트 상부 절연막(124)은 약 300Å 내지 약 1000Å정도의 두께를 갖도록 형성된다.
도 5h에 도시된 바와 같이, 상기 게이트 상부 절연막(124)이 형성된 반도체 기판(100)의 전면에 포토레지스트막을 도포하고, 상기 비활성 영역과, 상기 활성영역의 소스/드레인 영역 상부의 상기 게이트 상부 절연막(124)이 선택적으로 노출되도록 상기 포토레지스트막을 패터닝하고, 상기 포토레지스트막을 식각 마스크로 사용한 식각공정을 통해 상기 게이트 상부 절연막(124), 콘트롤 게이트 전극(122), 게이트 절연막(120), 제 2 플로팅 게이트 전극(118), 제 2 터널 산화막(116), 제 1 플로팅 게이트 전극(114a), 및 제 1 터널 산화막(112)을 순차적으로 제거하고, 상기 포토레지스트막을 제거하여 상기 채널 영역 상부에 게이트 스택을 형성한다.
여기서, 상기 게이트 스택의 형성은 상기 게이트 상부 절연막(124), 콘트롤 게이트 전극(122), 게이트 절연막(120), 제 2 플로팅 게이트 전극(118), 제 2 터널 산화막(116), 제 1 플로팅 게이트 전극(114a), 및 제 1 터널 산화막(112)과 같은 다양한 박막 또는 층간에 식각 선택비가 우수한 반응가스를 사용한 건식식각(dry etching)방법을 통해 이루어질 수 있다. 예컨대, 상기 건식식각방법에 사용되는 반응가스는 실리콘 산화막으로 이루어진 게이트 상부 절연막(124), 게이트 절연막(120), 제 2 터널 산화막(116), 제 1 터널 산화막(112)에 대하여 HF, SF등과 같은 강산으로 이루어지고, 금속 또는 상전이 물질로 이루어진 콘트롤 게이트 전극(122), 제 2 플로팅 게이트 전극(118), 및 제 1 플로팅 게이트 전극(114a)에 대하 여 CH3과 같은 약산으로 이루어진다. 이때, 각층의 식각 종료는 식각종말점을 계측하여 각층마다 건식식각공정의 완료가 확인된다.
또한, 하나의 반응가스를 사용한 시간 건식식각(time dry etching)방법을 통해 상기 비활성영역과, 상기 활성영역의 상기 소스/드레인 영역 상부의 상기 게이트 상부 절연막(124), 콘트롤 게이트 전극(122), 게이트 절연막(120), 제 2 플로팅 게이트 전극(118), 제 2 터널 산화막(116), 제 1 플로팅 게이트 전극(114a), 및 제 1 터널 산화막(112)을 순차적으로 제거하여 상기 채널 영역 상부에 게이트 스택을 형성토록 할 수 있다. 예컨대, 상기 시간 식각방법에 사용되는 반응 가스는 CF3으로 이루어진다.
도시되지는 않았지만, 상기 게이트 상부 절연막(124)이 형성된 반도체 기판(100)의 전면에 하드 마스크막을 형성하고, 상기 하드 마스크막 상에 포토레지스트를 도포하고, 상기 비활성 영역과 상기 활성영역의 소스/드레인 영역 상부의 상기 하드 마스크막이 노출되도록 포토레지스트막을 패터닝하고, 상기 포토레지스트막을 식각마스크막로 사용한 식각공정을 통해 하드 마스크막을 제거하여 상기 게이트 상부 절연막(124)을 선택적으로 노출시키고, 상기 포토레지스트막을 제거하고, 상기 하드 마스크막에 의해 노출되는 상기 게이트 상부 절연막(124), 콘트롤 게이트 전극(122), 게이트 절연막(120), 제 2 플로팅 게이트 전극(118), 제 2 터널 산화막(116), 제 1 플로팅 게이트 전극(114a), 및 제 1 터널 산화막(112)을 순차적으로 제거하여 상기 채널 영역 상부에 게이트 스택을 형성한다. 이때, 상기 하드 마스크막은 식각공정을 통해 상기 게이트 스택의 형성과 동시에 제거될 수 있다.
도시되지는 않았지만, 상기 게이트 스택을 이온주입 마스크로 사용한 이온주입공정을 통해 상기 게이트 스택에 의해 노출되는 상기 소스/드레인 영역에 상기 채널 영역에 도핑된 도전성 불순물과 반대되는 도전성을 갖는 도전성 불순물을 이온주입하여 상기 도전성 불순물이 상기 채널 영역으로 확장된 소스/드레인 확장 불순물영역(LDD)을 형성할 수도 있다.
도 5i에 도시된 바와 같이, 상기 제 1 플로팅 게이트 전극(114a), 상기 제 2 플로팅 게이트 전극(118), 및 상기 콘트롤 게이트 전극(122)을 전기적으로 절연시키기 위해 게이트 스택의 측벽에 스페이서(126)를 형성한다. 여기서, 상기 스페이서(126)는 상기 게이트 스택의 측벽에서 상기 제 1 플로팅 게이트 전극(114a), 상기 제 2 플로팅 게이트 전극(118), 및 상기 콘트롤 게이트 전극(122)과, 상기 소스/드레인 영역의 상부에 형성되는 패드 콘택 전극을 전기적으로 절연시키도록 형성된다. 예컨대, 상기 스페이서(126)는 상기 게이트 스택이 형성된 반도체 기판(100)의 전면에 화학기상증착방법으로 실리콘 질화막을 형성하고, 상기 게이트 상부 절연막(124)이 노출되도록 상기 실리콘 질화막을 등방성 식각하여 형성토록 할 수 있다. 이때, 상기 실리콘 질화막은, 상기 게이트 스택의 상부에 형성된 상기 실리콘 질화막의 두께에 비해 상기 게이트 스택의 측벽에 형성된 실리콘 질화막의 두께가 증가되어 형성될 수 있다. 따라서, 상기 반도체 기판(100)의 전면에 형성된 실리콘 질화막을 동일 또는 유사한 식각율로 제거하여 상기 게이트 스택의 측벽을 보호하는 스페이서(126)가 부채꼴 모양으로 형성될 수 있다.
이후, 도시되지는 않았지만, 상기 스페이서(126) 및 상기 게이트 스택을 이 온주입 마스크로 사용한 이온주입공정을 통해 상기 소스/드레인 영역에 상기 소스/드레인 확장영역에 이온주입된 도전성 불순물과 동일 또는 유사한 도전성을 갖는 도전성 불순물을 이온주입하여 소스/드레인 불순물 영역을 형성하고, 상기 소스/드레인 불순물 영역이 형성된 반도체 기판(100)의 전면에 텅스텐, 알루미늄과 같은 도전층을 형성하고, 상기 게이트 상부 절연막(124)이 노출되도록 상기 반도체 기판(100)을 평탄화하여 상기 스페이서(126)에 의해 상기 게이트 스택과 전기적으로 절연되고 상기 소스/드레인 불순물 영역과 전기적으로 접속되는 패드 콘택 전극을 형성한다.
따라서, 본 발명의 제 2 실시예에 따른 이이피롬 셀 트랜지스터는 반도체 기판(100)의 활성영역과 콘트롤 게이트 전극(122) 사이에서 전기적으로 각각 절연되고, 상기 채널 영역의 상부에서 도전층으로 이루어진 제 1 플로팅 게이트 전극(114a)과, 상기 제 1 플로팅 게이트 전극(114a)과 절연되어 상전이 물질로 이루어진 제 2 플로팅 게이트 전극(118)을 형성하여 2비트 이상의 정보를 저장토록 할 수 있기 때문에 정보의 저장용량을 증대 또는 극대화할 수 있도록 형성될 수 있다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 그리고, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.
이상 상술한 바와 같이, 본 발명에 의하면, 반도체 기판의 활성영역과 콘트롤 게이트 전극 사이에서 전기적으로 각각 절연되고, 상기 채널 영역의 상부에서 상전이 물질 또는 도전층으로 이루어진 제 1 플로팅 게이트 전극과, 상기 제 1 플로팅 게이트 전극과 절연되어 상전이 물질로 이루어진 제 2 플로팅 게이트 전극을 구비하여 2비트 이상을 초과하는 정보를 저장토록 할 수 있기 때문에 정보의 저장용량을 증대 또는 극대화할 수 있도록 형성될 수 있는 효과가 있다.
또한, 상전이 물질로 이루어진 적어도 하나 이상의 플로팅 게이트 전극을 구비하여 도전성 불순물이 도핑된 폴리 실리콘만으로 국한되어 이루어지지 않는 플로팅 게이트 전극을 갖고, 이이피롬 셀 트랜지스터에서 정보를 독출하기 위한 센스 앰프 또는 페이지 버퍼를 통한 리드 스킴이 종래에 비해 단순해 질 수 있는 효과가 있다.

Claims (20)

  1. 활성영역을 갖도록 정의된 반도체 기판;
    상기 반도체 기판 상에 형성된 제 1 터널 산화막;
    상기 제 1 터널 산화막으로 터널링되는 전하를 저장시키기 위해 상기 제 1 터널 산화막 상에 형성된 제 1 플로팅 게이트 전극;
    상기 제 1 플로팅 게이트 전극 상에 형성된 제 2 터널 산화막;
    상기 제 1 플로팅 게이트 전극에 저장된 전하를 제 2 터널 산화막을 통해 터널링시켜 저장시키기 위해 상기 제 2 터널 산화막 상에서 형성되며, 소정의 전압에 의해 비정질 상태 또는 결정 상태가 서로 바뀌어지는 상전이 물질로 이루어진 제 2 플로팅 게이트 전극;
    상기 제 2 플로팅 게이트 전극 상에 형성된 게이트 절연막; 및
    외부에서 인가되는 상기 전압에 의해 유도되는 전기장을 이용하여 상기 제 2 플로팅 게이트 전극 또는 상기 제 1 플로팅 전극에 상기 전하를 저장시키거나, 상기 제 2 플로팅 게이트 전극 또는 상기 제 1 플로팅 전극에 저장된 전하가 상기 활성영역으로 인가되도록 하기 위해 상기 게이트 절연막 상에 형성된 콘트롤 게이트 전극을 포함함을 특징으로 하는 이이피롬 셀 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 1 플로팅 게이트 전극은 상기 상전이 물질 또는 도전층으로 이루어짐을 특징으로 하는 이이피롬 셀 트랜지스터.
  3. 제 2 항에 있어서,
    상기 도전층은 도전성 불순물이 도핑된 폴리 실리콘을 포함함을 특징으로 하는 이이피롬 셀 트랜지스터.
  4. 제 2 항에 있어서,
    상기 상전이 물질은 GeSe 화합물 반도체 물질 또는 GeSeTe 화합물 반도체 물질을 포함함을 특징으로 하는 이이피롬 셀 트랜지스터.
  5. 제 4 항에 있어서,
    상기 제 1 플로팅 게이트 전극은 상기 제 2 플로팅 게이트 전극보다 두껍게 형성함을 특징으로 하는 이이피롬 셀 트랜지스터.
  6. 제 4 항에 있어서,
    상기 제 1 플로팅 게이트 전극은 상기 제 2 플로팅 게이트 전극보다 낮은 전압에서 비정질 상태에서 결정 상태로 천이함을 특징으로 하는 이이피롬 셀 트랜지스터.
  7. 제 4 항에 있어서,
    상기 제 2 플로팅 게이트 전극은 상기 제 1 플로팅 게이트 전극보다 높은 전압에서 비정질 상태로부터 결정 상태로 천이함을 특징으로 하는 이이피롬 셀 트랜지스터.
  8. 제 4 항에 있어서,
    상기 제 1 플로팅 게이트 전극과 상기 제 2 플로팅 게이트 전극은 동일 또는 유사한 전압에서 상기 결정 상태에서 비정질 상태로 천이함을 특징으로 하는 이이피롬 셀 트랜지스터.
  9. 제 1 항에 있어서,
    상기 제 1 플로팅 게이트 전극은 50Å 내지 500Å의 두께를 갖는 것을 특징으로 하는 이이피롬 셀 트랜지스터.
  10. 제 1 항에 있어서,
    상기 제 2 플로팅 게이트 전극은 30Å 내지 400Å의 두께를 갖는 것을 특징으로 하는 이이피롬 셀 트랜지스터.
  11. 제 1 항에 있어서,
    상기 제 1 터널 산화막은 10Å 내지 30Å의 두께를 갖는 것을 특징으로 하는 이이피롬 셀 트랜지스터.
  12. 제 1 항에 있어서,
    상기 제 2 터널 산화막은 30Å 내지 80Å의 두께를 갖는 것을 특징으로 하는이이피롬 셀 트랜지스터.
  13. 제 1 항에 있어서,
    상기 게이트 절연막은 50Å 내지 120Å의 두께를 갖는 것을 특징으로 하는 이이피롬 셀 트랜지스터.
  14. 제 1 항에 있어서,
    상기 콘트롤 게이트 전극은 도전성 불순물로 도핑된 폴리 실리콘, 텅스텐, 알루미늄, 티타늄 중 적어도 하나이상을 포함함을 특징으로 하는 이이피롬 셀 트랜지스터.
  15. 제 1 항에 있어서,
    상기 콘트롤 게이트 전극은 상기 게이트 절연막에 형성된 콘택홀을 통해 상기 제 2 플로팅 게이트 전극에 전기적으로 접속되는 콘택 플러그를 더 포함함을 특징으로 하는 이이피롬 셀 트랜지스터.
  16. 제 15 항에 있어서,
    상기 콘택 플러그는 은을 포함함을 특징으로 하는 이이피롬 셀 트랜지스터.
  17. 활성영역이 정의된 반도체 기판에 제 1 터널 산화막을 형성하는 단계;
    상기 제 1 터널 산화막 상에 상전이 물질 또는 금속물질로 제 1 플로팅 게이트 전극을 형성하는 단계;
    상기 제 1 플로팅 게이트 전극 상에 제 2 터널 산화막을 형성하는 단계;
    상기 제 2 터널 산화막 상에 상전이 물질로 제 2 플로팅 게이트 전극을 형성하는 단계;
    상기 제 2 플로팅 게이트 전극 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 콘트롤 게이트 전극을 형성하는 단계를 포함함을 특징으로 하는 이이피롬 셀 트랜지스터의 제조방법.
  18. 제 17 항에 있어서,
    상기 활성영역의 채널 영역 상의 상기 게이트 절연막을 제거하여 상기 제 2 플로팅 게이트 전극이 선택적으로 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀을 통해 상기 콘트롤 게이트 전극이 상기 제 2 플로팅 게이트 전극이 전기적으로 접속되는 콘택 플러그를 형성하는 단계를 더 포함함을 특징으로 하는 이이피롬 셀 트랜지스터의 제조방법.
  19. 제 17 항에 있어서,
    상기 콘트롤 게이트 전극 상에 게이트 상부 절연막을 형성하는 단계를 더 포함함을 특징으로 하는 이이피롬 셀 트랜지스터의 제조방법.
  20. 제 17 항에 있어서,
    상기 활성영역의 소스/드레인 영역과 비활성 영역의 상기 게이트 상부 절연막, 상기 콘트롤 게이트 전극, 상기 게이트 절연막, 상기 제 2 플로팅 게이트 전극, 상기 제 2 터널 산화막, 상기 제 1 플로팅 게이트 전극, 및 상기 제 1 터널 산화막을 순차적으로 제거하여 게이트 스택을 형성하는 단계와, 상기 게이트 스택의 측벽에 스페이서를 형성하는 단계를 더 포함함을 특징으로 하는 이이피롬 셀 트랜지스터의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8354706B2 (en) 2009-11-25 2013-01-15 Kabushiki Kaisha Toshiba Semiconductor memory device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008085131A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体記憶装置
US20080273389A1 (en) * 2007-03-21 2008-11-06 Micron Technology, Inc. Flash memory cells, NAND cell units, methods of forming NAND cell units, and methods of programming NAND cell unit strings
US8068370B2 (en) * 2008-04-18 2011-11-29 Macronix International Co., Ltd. Floating gate memory device with interpoly charge trapping structure
FR2931289A1 (fr) * 2008-05-13 2009-11-20 St Microelectronics Rousset Memoire a structure du type eeprom et a lecture seule
AU2009283157B2 (en) * 2008-08-21 2015-02-26 Alvine Pharmaceuticals, Inc. Formulation for oral administration of proteins
US8987701B2 (en) 2009-05-28 2015-03-24 Cornell University Phase transition memories and transistors
CN105336740B (zh) 2014-08-13 2019-11-19 联华电子股份有限公司 半导体元件及其制作方法
CN110634875A (zh) * 2019-09-24 2019-12-31 上海华力微电子有限公司 一种存储单元、nand闪存架构及其形成方法
US20260006857A1 (en) * 2024-06-27 2026-01-01 Nanya Technology Corporation Semiconductor device with programmable structure and method for fabricating the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332474A (ja) 2002-03-04 2003-11-21 Sharp Corp 半導体記憶装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5536947A (en) * 1991-01-18 1996-07-16 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory element and arrays fabricated therefrom
US5831276A (en) * 1995-06-07 1998-11-03 Micron Technology, Inc. Three-dimensional container diode for use with multi-state material in a non-volatile memory cell
US5687112A (en) * 1996-04-19 1997-11-11 Energy Conversion Devices, Inc. Multibit single cell memory element having tapered contact
US6359328B1 (en) * 1998-12-31 2002-03-19 Intel Corporation Methods for making interconnects and diffusion barriers in integrated circuits
JP2000311956A (ja) * 1999-04-27 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
KR100379506B1 (ko) * 2000-07-19 2003-04-10 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조방법
JP2003031702A (ja) * 2001-07-16 2003-01-31 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
US6737312B2 (en) * 2001-08-27 2004-05-18 Micron Technology, Inc. Method of fabricating dual PCRAM cells sharing a common electrode
US6507061B1 (en) * 2001-08-31 2003-01-14 Intel Corporation Multiple layer phase-change memory
US20030071288A1 (en) * 2001-10-10 2003-04-17 Tower Semiconductor Ltd. Two-bit split-gate non-volatile memory transistor
KR100466197B1 (ko) * 2002-07-18 2005-01-13 주식회사 하이닉스반도체 플래시 메모리 셀 및 그 제조방법
KR100448908B1 (ko) * 2002-09-03 2004-09-16 삼성전자주식회사 상전이 기억 소자 구조 및 그 제조 방법
US7227170B2 (en) * 2003-03-10 2007-06-05 Energy Conversion Devices, Inc. Multiple bit chalcogenide storage device
US6838692B1 (en) * 2003-06-23 2005-01-04 Macronix International Co., Ltd. Chalcogenide memory device with multiple bits per cell
US6927410B2 (en) * 2003-09-04 2005-08-09 Silicon Storage Technology, Inc. Memory device with discrete layers of phase change memory material
US6903361B2 (en) * 2003-09-17 2005-06-07 Micron Technology, Inc. Non-volatile memory structure
US7057923B2 (en) * 2003-12-10 2006-06-06 International Buisness Machines Corp. Field emission phase change diode memory
KR100620217B1 (ko) * 2003-12-31 2006-09-11 동부일렉트로닉스 주식회사 비휘발성 메모리 소자의 제조 방법
KR100533958B1 (ko) * 2004-01-05 2005-12-06 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332474A (ja) 2002-03-04 2003-11-21 Sharp Corp 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8354706B2 (en) 2009-11-25 2013-01-15 Kabushiki Kaisha Toshiba Semiconductor memory device

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Publication number Publication date
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