KR100676334B1 - 스위치된전류델타시그마변조기 - Google Patents

Abstract

예를 들면 오버 샘플링 A/D 컨버터에 이용하기 위한 노이즈 제한된, 스위치된 전류 델타 시그마 변조기. 변조기는 비교적 큰 바이어스 전류를 가지는 제1 적분기, 및 비교적 작은 바이어스 전류를 갖는 하나 또는 그 이상의 제2 적분기를 포함한다. 본 발명에 따른 변조기는 전력 소비와 칩 면적을 감소시킨다.

Description

스위치된 전류 델타 시그마 변조기{SWITCHED CURRENT DELTA-SIGMA MODULATOR}

본 발명은 일반적으로 오버 샘플링 A/D(analog-to-digital) 변환기에 이용되는 스위치된 전류 델타 시그마 변조기에 관한 것으로, 특히 본 발명은 전력 소비와 칩 면적을 감소시킨 델타 시그마 변조기를 제공한다.

통상적으로, 아날로그 회로는 신호 처리 애플리케이션 에서 광범위하게 이용되어 왔다. 그러나, 최근에는 디지털 신호 처리 회로를 아날로그 처리 회로와 결합해서 이용하고 있다. 고밀도 디지털 회로를 제작하는 것은 비교적 저렴하지만, 아날로그 회로 소자들은 집적화하는 것이 비교적 비싸다. 따라서, 많은 신호 처리 애플리케이션 에서, 발신처 및 수신처 회로는 아날로그 회로를 사용하는 반면에, 대부분의 신호 처리는 디지털 회로에 의해 수행된다. 그러므로, 아나로그-대-디지털 및 디지털-대-아날로그 변화기는 중요한 신호 처리 소자이다.

종래 나이키스트(Nyquist) A/D 변환기는 전형적으로 고정밀 아날로그 소자와 고성능 앤티-에일리어싱(anti-aliasing) 필터를 필요로 한다. 이러한 필요로 인해, 고성능 아날로그 소자 또는 고성능 앤티-에일리어싱 필터가 필요없는 오버 샘플링 A/D 변환기를 더 자주 이용한다. 대신에 오버 샘플링 A/D 변환기는 비교적 저렴한 고성능 디지털 회로를 필요로 한다. 오버 샘플링 A/D 변환기는 일반적으로 델타 시그마 변조기(아날로그 회로) 및 디지털 데시메이션(decimation) 필터로 구성된다. 델타 시그마 변조기를 실현하기 위해 통상적으로 스위치된 커패시터(SC) 기술을 이용한다. 그러나, SC 기술은 디지털 CMOS 베이스라인 제조 공정에서 실시 할 수 없는 선형 커패시터를 필요로 한다. 선형 커패시터를 제조하기 위해 디지털 CMOS 베이스라인 제조 공정에 추가 공정이 필요하게 됨으로써, 비용이 증가하게 된다. 순수 디지털 CMOS 공정에서 델타 시그마 변조기를 실현하기 위해서는 전류가 신호 캐리어인 스위치된 전류(SI) 기술이 바람직하다. Nianxiong Tan(1994)에 의한 "Oversampling A/D Converters and Current-Mode Technique"과 관련 간행물에서 SI 델타 시그마 변조기가 광범위하게 다루어 지고 있다.

회로 노이즈(예를 들면 열잡음)가 양자화 노이즈보다 더욱 동적 범위를 제한한다. SI 회로에서, 바이어스 전류를 증가시킴으로써, 즉 가장 높은 입력 전류를 증가시킴으로써 속도를 줄이지 않고 동적 범위를 증가시킬 수 있다. 상기 간행물에서는 바이어스 전류를 2배로 할 때마다 특정 SI 회로의 동적 범위가 속도의 감소없이 3db만큼 증가한다고 나타내고 있다. 고차 델타 시그마 변조기에 있어서는 양자화 노이즈보다 열잡음이 성능을 제한한다. SI 회로의 구성 소자의 동적 범위가 변조기의 동적 범위를 제한한다. 그러나, 델타 시그마 변조기에서 모든 SI 회로가 높은 동적 범위를 얻기 위해 바이어스 전류를 증가시키게 되면 전력 소모가 많게되어 칩 면적을 비효율적으로 이용하게 한다.

도 1은 본 발명의 실시예에 따른 노이즈 제한 스위치된 전류 델타 시그마 변조기의 블럭 다이어그램.

도 2는 본 발명의 실시예에 따른 4차 델타 시그마 변조기의 블럭 아이어그램.

본 발명은 오버 샘플링 A/D 변환기에 이용하기 위한 스위치된 전류(SI) 델타시그마 변조기를 제공함으로써, 상기 기술된 문제들을 극복하고 다른 장점들을 제공한다. 2가지 전형적인 실시예에서, 본 발명은 비교적 큰 바이어스 전류를 가짐에 따라서 비교적 넓은 동적 범위를 갖는 제1 적분기를 포함한다. 예시된 변조기는 비교적 작은 바이어스 전류를 갖는 하나 이상의 제2 적분기를 더 포함한다. 본 발명에 따른 변조기는 소비 전력과 칩 면적을 감소하게 한다. 적분기의 수(즉 변조기의 차수)가 증가할수록 전력 소모와 칩 면적의 절약량이 증가한다.

본 발명은 동일한 소자에 동일한 참조 번호가 병기된 첨부한 도면과 관련한 바람직한 실시예에 대한 이하의 상세한 설명을 통해서 보다 완전하게 이해할 수 있을 것이다.

본 발명의 실시예에 따른 노이즈 제한 스위치된 전류 델타 시그마 변조기가 도 1에 도시되어 있다. 도시된 변조기(10)는 2차 변조기(second order modulator)이고, 제1 및 제2 결합기(12, 18), 제1 및 제2 적분기(14, 20), 제1 및 제3 증폭기(16, 22), 및 단일 비트 전류 양자화기(1-bit current quantizer)(24)를 포함한다. 변조기는 제1 및 제2 D/A 변환기(26, 28), 및 제2 증폭기(30)를 더 포함한다.

제1 결합기(12)는 입력 전류 신호를 수신하고, D/A 변환기(26)에 의해 출력된 신호, 즉 전류 양자화기(24)에 의해 생성된 디지털 출력 신호의 아날로그 버전인 신호와 입력 전류 신호를 결합한다. 특히, 제1 결합기(12)는 입력 전류 신호에서 디지털 출력 신호의 아날로그 버젼을 감산해서 제1 결합된 신호를 발생시킨다. 제1 적분기(14)는 제1 결합된 신호를 적분하고 제1 적분된 신호를 제1 증폭기(16)에 공급하며, 제1 증폭기는 제1 스케일링 팩터(scaling factor)(a)로 제1 적분된 신호를 스케일링한다. 제1 적분기(14)는 제2 적분기의 바이어스 전류와 비교할 때 상대적으로 큰 제1 바이어스 전류로 바이어스 된다. 제1 실시예에 따르면, 제1 바이어스 전류는 제2 적분기의 바이어스 전류보다 약 4배 정도 크다. 그러나, 이후에 더 상세히 기술하겠지만 이 비율은 제1 및 제2 증폭기(16,30)의 스케일링 팩터 선정에 달려있다.

제2 결합기(18)는 제2 증폭기(30)에 의해 출력된 신호, 즉 전류 양자화기(24)에 의해 발생된 디지털 출력 신호의 아날로그 버젼을 제2 증폭기(30)의 제2 스케일링 팩터(b)로 증폭한 신호와 제1 증폭기(16)에 의해 출력되는 제1 증폭된 신호를 결합한다. 특히, 제2 결합기(18)는 제1 증폭된 신호로부터 디지털 출력 신호의 증폭된 아날로그 버젼을 감산해서 제2 결합된 신호를 발생시킨다. 제2 적분기(20)는 제2 결합된 신호를 적분하고 제2 적분된 신호를 제3 증폭기(22)에 제공하며, 제3 증폭기는 제3 스케일링 팩터(c)로 제2 적분된 신호를 증폭한다. 제2 적분기(20)는 상기 기술한 대로 제1 바이어스 전류보다 작은 제2 바이어스 전류로 바이어스된다. 마지막으로, 전류 양자화기(24)는 제2 증폭된 신호를 양자화해서 디지털 출력 신호를 생성하고, D/A 변환기(26, 28)를 통해서 각각 제1 및 제2 결합기(12, 18)에 피드백된다. 바람직하게는, 전류 양자화기(24)는 단일 비트 양자화기이고 제1 및 제2 D/A 변환기(26, 28)는 단일 비트 변환기가다.

제1 및 제2 적분기(14, 20)는 대략 z ^-1/(1-z^-1)의 함수 또는 또 다른 적절한 전달 함수를 가질 수 있다.

델타 시그마 변조기에서는 다른 노드에서 유입된 노이즈는 저주파에서 변조기내의 D/A 변환기(26, 28), 제2 증폭기(30)에 의해 형성된 노이즈 감소 피드백 루프에 의해 억압되기 때문에, 제1 적분기 입력에서의 노이즈만이 동적 범위를 제한한다. 단일 비트 전류 양자화기(24) 직전의 제3 증폭기(22)에 의해 입력되는 제3 스케일링 팩터(c)는, 양자화기가 단지 전류 방향만을 감지하기 때문에 양자화에 어떤 영향도 주지 않는 특정 임의의 양의 스케일링 팩터가 될 수 있다. 변조기내에서 스케일링 팩터를 분산할 수 있다는 것을 이해할 것이다. 입력 전류가 특정 비율로 줄어들 때 변조기의 다음 단계는 더 작은 바이어스 전류를 가질 수 있다.

그러므로, 노이즈 제한 SI 델타 시그마 변조기에서, 제1 적분기에서의 큰 바이어스 전류는 넓은 동적 범위를 제공한다. 다음 적분기에서는 증폭기(22, 30)와 같은 적절히 연결된 스케일링 소자에 의해 신호를 적절히 스케일링하면 더 작은 바이어스 전류를 이용할 수 있다.

종래의 SC(switched-capacitor) 구현에서 스케일링 팩터 a, b, 및 c는 양적분기에서의 신호 스윙(swing)이 동일하도록 선택된다. SC 및 SI에서의 스케일링 팩터가 다르지만 종래 스위치된 전류(SI) 구현에서는 동일한 가이드라인을 이용한다. 노이즈 제한 변조기에서, 양 적분기에서의 큰 바이어스 전류는 동적 범위를 개선시킨다(예를 들면, 3dB 동적 범위의 증가는 바이어스 전류를 각각 2배로 할 수 있다). 델타 시그마 변조기(예를 들면 도 1 및 도 2에 도시한 것과 같은)에서, 제2 적분기에 존재하는 노이즈는 피드백 루프로 인한 노이즈 세이핑(shaping)을 거치기 때문에 제1 적분기가 충분한 동적 범위를 갖고 있는 한, 변조기는 제2 적분기 바이어스 전류에 관계없이 높은 동적 범위를 전달할 수 있다. 그러므로, 전류는 제2 적분기에 입력되기 전에 적극적으로 스케일링될 수 있다. 제2 스케일링 팩터 (b)로 인해, 제2 적분기에서의 신호 스윙은 제1 적분기에서보다 훨씬 작아서 더 작은 바이어스 전류로도 충분하다. 각 적분기내의 신호 스윙을 스케일링함으로써 전력과 칩 면적을 절감할 수 있다.

제3 스케일링 팩터 (c)는 신호 전달 및 노이즈 세이핑 함수에 어떤 영향도 주지 않는다. a 및 b와의 관계는 노이즈 세이핑 함수(b=2a)에 의해 결정되지만, 값들은 제2 적분기에서 신호(전류) 스윙구간을 스케일링하도록 선택될 수 있다. a= 0.5 및 b=1이면, 양 적분기에서의 신호 스윙구간은 동일하다(이것은 SI 델타 시그마 변조기에서 일반적인 관례이다). a=1/8 및 b=1/4이면, 제2 적분기에서 신호 스윙은 제1 적분기에서보다 4배 더 작다. 제2 적분기에서의 바이어스 전류가 4배 더 작아질 수 있다는 것이 명백하다.

상기 원리는 일반적이고 어떤 SI 델타 시그마 변조기에도 적용할 수 있다. 변조기의 차수가 증가할수록, 방법은 더 효율적으로 된다. 높은 동적 범위를 얻기위해서, 제1 적분기가 대부분의 칩 면적을 차지하고 대부분의 전력을 소비한다. 나머지 적분기는 매우 작은 칩 면적과 전력 소비를 갖도록 설계될 수 있다. 제1 적분기의 동적 범위에 의해 변조기의 동적 범위가 제한되기 때문에, 제1 적분기에서의 큰 바이어스 전류를 이용하는 것은 동적 범위를 개선한다. 고차 변조기(high-order modulator)에서 양자화 노이즈의 영향을 매우 작게 만들 수 있다. 그점을 설명하기 위해 4차 델타 시그마 변조기의 예를 들어 도 2에 도시한다.

도 2의 4차 델타 시그마 변조기는 2개의 2차 델타 시그마 변조기(10a 및 10b)를 포함하는데, 각 변조기는 도 1에 도시한 2차 델타 시그마 변조기(10)와 실질적으로 유사하다. 도 2에 도시한 실시예에서, 제2 변조기(10b)는 제1 D/A 변환기(26b)와 제1 결합기(12b) 사이에 부가 증폭기(27b)를 포함한다. 제1 변조기(10a)의 제2 적분기(20a)에 의해 발생된 제2 적분된 신호는 제2 스케일링 팩터로 제3 증폭기(22a)에 의해 증폭되며, 이 증폭된 접속 신호는 아날로그 입력 신호로서 제2 변조기(10b)의 제1 결합기(12b)에 공급된다. 실시예에 따른 접속 스케일링 팩터는 약 1/2이다.

제1 변조기(10a)의 양자화기(24a)로부터의 제1 디지털 출력 신호는 출력 지연 소자(32)에 공급되고, 지연 소자 출력 신호는 제1 및 제2 출력 결합기(34 및 36)에 공급된다. 제2 변조기(10b)의 양자화기(24b)로부터의 제2 디지털 출력 신호는 출력 증폭기(38)의 출력 스케일링 팩터로 증폭된다. 증폭된 제2 디지털 출력 신호는 제1 출력 결합기(34)에 공급되고, 제1 출력 결합기는 증폭된 제2 디지털 출력 신호로부터 지연 소자 출력 신호를 감산해서 제1 결합된 출력 신호를 발생시킨다. 제1 결합기(34)로부터의 제1 결합된 출력 신호는 출력 미분기(40)에서 미분되고, 미분된 신호는 제2 출력 결합기(36)에 공급된다. 제2 출력 결합기(36)는 지연 소자 출력 신호로부터 출력 미분기(40)에 의한 신호 출력을 감산해서 디지털 출력 신호를 발생시킨다. 본 발명의 원리들이 이러한 또는 어떤 다른 적절한 4차 델타 시그마 변조기 배치로 구현될 수 있다는 것이 이해될 것이다.

전형적인 실시예를 따르면, 적분기(14a, 14b, 20a 및 20b)의 전달 함수는 대략 z^-1/(1-z^-1), 출력 지연 소자(32)의 전달 함수는 대략 z^-2, 출력 미분기(40)의 전달 함수는 대략(1-z^-1)²이 될 수 있다. 또한, 이 실시예에 따르면, 제1 증폭기(16a)의 스케일링 팩터는 대략 1/8, 증폭기(27, 30a 및 30b)는 대략 1/4, 증폭기(22a 및 16b)는 대략 1/2, 출력 증폭기(38)의 스케일링 팩터는 대략 4이다.

종래 변조기에서 모든 적분기들은 전형적으로 동일 신호 스윙을 가지고 있다. 본 발명의 변조기에서 제1 적분기의 신호 스윙은 예를 들면 다른 모든 적분기보다 4배 더 크다. 스케일링이 신호 전달 또는 노이즈 세이핑 함수를 변화시키지 않는다. 그러나, 제1 적분기를 제외한 적분기에서의 바이어스 전류는 더 작아질 수 있고 전려 소비와 칩 면적을 감소시킬 수 있다.

상기 기술한 바와 같이, SI 회로의 신호 스윙은 공급 전압과 무관하며 신호 스윙을 감소시킴으로써 전력 소비와 칩 면적을 줄일 수 있다는 점을 전적으로 이용함으로써, 본 발명은 개선된 SI 델타 시그마 변조기를 제공한다. SI 델타 시그마 변조기에서 높은 동적 범위를 달성하기 위해 제1 적분기에서의 큰 신호 스윙은 높은 동적 범위를 제공한다. 제1 적분기의 동적 범위는 회로 구성과 시스템 구조와 상관없이 SI 델타 시그마 변조기의 동적 범위의 근본적인 제약이다. 본 발명을 따른 변조기는 제1 적분기에서 큰 신호 스윙을 유지하고 다른 모든 적분기에서는 스케일링을 통해 신호 스윙을 감소시킨다. 그렇게 함으로써, 저 전력 및 작은 칩 면적을 가지면서 동시에 높은 동적 범위를 갖는 변조기를 달성할 수 있다.

상술한 내용은 많은 세부 내용과 특징을 포함했지만 단지 설명을 위한 것이지 본 발명을 제한하고자 하는 것이 아니라는 것을 이해할 것이다. 이하의 청구범위에 규정된 바와 같은 본 발명의 원리 및 범위에 포함되는 상기 실시예에 대한 수 많은 변형들이 가능하다는 것을 당업자라면 충분히 이해할 것이다.

Claims (10)

1. 델타 시그마 변조기에 있어서,

   아날로그 입력 전류 신호를 디지털 출력 신호의 아날로그 버젼과 결합해서 제1 결합된 신호를 생성하기 위한 제1 결합기(12);

   제1 바이어스 전류와 제1 신호 스윙(swing)을 가지며, 상기 제1 결합된 신호를 적분하기 위한 제1 적분기(14);

   상기 제1 적분된 신호를 제1 스케일링 팩터(scaling factor)로 증폭하기 위한 제1 증폭기(16);

   상기 디지털 출력 신호의 아날로그 버젼을 상기 제1 스케일링 팩터보다 큰 제2 스케일링 팩터로 증폭하기 위한 제2 증폭기(30);

   상기 제1 증폭된 신호와 상기 제2 증폭된 신호를 결합해서 제2 결합된 신호를 생성하기 위한 제2 결합기(18);

   상기 제1 바이어스 전류보다 더 작은 제2 바이어스 전류 및 제1 신호 스윙의 1/4보다 작은 제2 신호 스윙을 가지며, 상기 제2 결합된 신호를 적분하기 위한 제2 적분기(20);

   상기 제2 적분된 신호를 제3 스케일링 팩터로 증폭하기 위한 제3 증폭기(22); 및

   상기 제3 증폭된 신호를 양자화해서 상기 디지털 출력 신호를 발생시키는 전류 양자화기(24)를 포함하는데,

   상기 제3 스케일링 팩터는 상기 제1 스케일링 팩터보다 큰 것을 특징으로 하는 델타 시그마 변조기.
2. 제1항에 있어서, 상기 제1 및 제2 적분기는 z^-1/(1-z^-1)의 전달 함수를 가지는 것을 특징으로 하는 델타 시그마 변조기.
3. 제1항에 있어서, 상기 제3 스케일링 팩터는 상기 제1 스케일링 팩터의 2배인 것을 특징으로 하는 델타 시그마 변조기.
4. 제3항에 있어서, 상기 제3 스케일링 팩터는 1/4이고 상기 제1 스케일링 팩터는 1/8인 것을 특징으로 하는 델타 시그마 변조기.
5. 제1항에 있어서, 상기 디지털 출력 신호를 필터링하기 위한 디지털 필터를 더 포함하는 것을 특징으로 하는 델타 시그마 변조기.
6. 제1항에 있어서, 상기 전류 양자화기는 단일 비트 양자화기인 것을 특징으로 하는 델타 시그마 변조기.
7. 제1항에 있어서, 상기 디지털 출력 신호의 상기 아날로그 버젼을 발생시키는 적어도 하나의 D/A 변환기를 더 포함하는 것을 특징으로 하는 델타 시그마 변조기.
8. 제7항에 있어서, 상기 적어도 하나의 D/A 변환기는 단일 비트 D/A 변환기인 것을 특징으로 하는 델타 시그마 변조기.
9. 제1항에 있어서, 상기 제1 결합기는 상기 아날로그 입력 신호로부터 상기 디지털 출력 신호의 상기 아날로그 버젼을 감산하고 상기 제2 결합기는 상기 제1 증폭된 신호로부터 상기 디지털 출력 신호의 상기 증폭된 아날로그 버젼을 감산하는 것을 특징으로 하는 델타 시그마 변조기.
10. 아날로그 입력 신호를 디지털 출력 신호로 변조/변환시키는 방법에 있어서,

    상기 아날로그 입력 신호 및 상기 디지털 출력 신호의 아날로그 버젼을 결합해서 제1 결합된 신호를 발생시키는 단계;

    제1 바이어스 전류 및 제1 신호 스윙을 갖는 적분기를 이용해서 상기 제1 결합된 신호를 적분하는 단계;

    상기 제1 적분된 신호를 제1 스케일링 팩터로 증폭하는 단계;

    상기 디지털 출력 신호의 상기 아날로그 버젼을 제2 스케일링 팩터로 증폭함으로써 발생된 제2 증폭된 신호와 상기 제1 증폭된 신호를 결합해서 제2 결합된 신호를 발생시키는 단계 - 상기 제2 스케일링 팩터는 상기 제1 스케일링 팩터보다 큼 - ;

    상기 제1 바이어스 전류보다 더 작은 제2 바이어스 전류 및 상기 제1 신호 스윙의 1/4보다 작은 제2 신호 스윙을 갖는 적분기를 사용하여 상기 제2 결합된 신호를 적분하는 단계;

    상기 제2 적분된 신호를 상기 제1 스케일링 팩터보다 큰 제3 스케일링 팩터로 증폭하는 단계; 및

    상기 증폭된 제2 적분된 신호를 양자화해서 상기 디지털 출력 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 아날로그 입력 신호를 디지털 출력 신호로 변조/변환시키는 방법.