KR100708558B1 - 반도체 기억 장치 및 정보 처리 장치 - Google Patents

Abstract

본 발명에 따른 반도체 기억 장치 및 정보 처리 장치는 데이터가 반도체 기억 장치내에 기록되는 속도를 개선시킨다. 전송부는 데이터를 버스트 모드에 전송한다. 전송 개수 설정부는 버스트 모드내에 전송된 복수의 데이터 비트의 개수를 설정한다. 기록 명령 입력부는 기록 명령의 입력을 수신한다. 타이밍부는 기록 명령이 입력된 후 경과한 시간을 측정한다. 기록 개시 시간 설정부는 전송 개수 설정부에 의해 설정된 데이터 비트의 개수에 따라 데이터의 기록이 개시되기 전에 경과한 시간을 설정한다.

Description

반도체 기억 장치 및 정보 처리 장치{SEMICONDUCTOR MEMORY DEVICE AND INFORMATION PROCESSING UNIT}

도 1은 본 발명의 동작 원리를 설명하는 도면

도 2는 버스트 길이가 2이고 기록 지연 시간이 3인 경우에 기록 동작을 설명하는 타이밍 차트.

도 3은 버스트 길이가 2이고 기록 지연 시간이 4인 경우에 기록 동작을 설명하는 설명하는 타이밍 차트.

도 4는 버스트 길이가 4이고 기록 지연 시간이 2인 경우에 기록 동작을 설명하는 타이밍 차트.

도 5는 버스트 길이가 2이고 기록 지연 시간이 2인 경우에 기록 동작을 설명하는 타이밍 차트.

도 6은 본 발명의 실시예의 구조를 도시하는 도면.

도 7은 도 6에 도시된 반도체 기억 장치의 구조를 도시하는 도면.

도 8은 도 7에 도시된 제어부의 구조를 도시하는 도면.

도 9는 도 8에 도시된 DS 입력 활성화 판정 회로의 구조를 도시하는 도면.

도 10은 도 9에 도시된 DEF의 상세한 구조를 도시하는 도면.

도 11은 버스트 길이가 2인 경우에 도 6에 도시된 실시예의 동작을 설명하는 타이밍 차트.

도 12는 버스트 길이가 4인 경우에 도 6에 도시된 실시예의 동작을 설명하는 타이밍 차트.

도 13은 버스트 길이가 2이고 WR 명령이 연속적으로 입력되는 경우에 도 6에 도시된 실시예의 동작을 설명하는 타이밍 차트.

도 14는 버스트 길이가 4이고 WR 명령이 연속적으로 입력되는 경우에 도 6에 도시된 실시예의 동작을 설명하는 타이밍 차트.

도 15는 본 발명의 동작 원리를 설명하는 도면.

도 16은 본 발명의 실시예의 구조를 도시하는 도면.

도 17은 도 16에 도시된 제어부의 구조를 도시하는 도면.

도 18은 도 16에 도시된 I/O 회로(235)의 상세한 구조를 도시하는 도면.

도 19는 도 16에 도시된 I/O 회로(245)의 상세한 구조를 도시하는 도면.

도 20은 도 16에 도시된 실시예의 동작예를 도시하는 타이밍 차트.

도 21은 도 18에 도시된 회로의 동작을 설명하는 타이밍 차트.

도 22는 도 19에 도시된 회로의 동작을 설명하는 타이밍 차트.

도 23은 도 16에 도시된 실시예의 또 다른 형태의 동작예를 도시하는 타이밍 차트.

도 24는 인터럽트를 허용하는 경우에 수행된 동작예를 도시하는 도면.

도 25는 본 발명의 동작 원리를 설명하는 도면.

도 26은 본 발명의 실시예의 구조를 도시하는 도면.

도 27은 도 26에 도시된 제어부의 상세한 구조를 도시하는 도면.

도 28은 본 발명의 데이터 입력 단자로부터 입력된 데이터와 셀 내에 저장된 데이터 사이의 대응 관계를 도시하는 도면.

도 29는 본 발명의 실시예의 동작을 설명하는 도면.

도 30은 버스트 길이가 2인 경우에 VWU 및 VWL에 행 주소를 부여하는 방법예를 도시하는 도면.

도 31은 버스트 길이가 4인 경우에 VWU 및 VWL에 행 주소를 부여하는 방법예를 도시하는 도면.

도 32는 버스트 길이가 8인 경우에 VWU 및 VWL에 행 주소를 부여하는 방법예를 도시하는 도면.

도 33은 버스트 길이가 16인 경우에 VWU 및 VWL에 행 주소를 부여하는 방법예를 도시하는 도면.

도 34는 기록 지연 시간이 설정되지 않는 경우에 종래 기술의 반도체 메모리 장치의 전송 동작예를 설명하는 타이밍 차트.

도 35는 기록 지연 시간이 설정되는 경우에 종래 기술의 반도체 메모리 장치의 전송 동작예를 설명하는 타이밍 차트.

도 36은 도 37에 도시된 종래 기술의 뱅크 인터리빙에 대한 동작을 도시하는 타이밍 차트.

도 37은 종래 기술의 뱅크 인터리빙을 실현하는 회로예를 도시하는 도면.

도 38은 기록되는 데이터의 버스트 길이가 설정될 수 있는 종래 기술의 반도 체 메모리 장치의 동작을 설명하는 도면.

본 발명은 반도체 기억 장치 및 정보 처리 장치에 관한 것으로, 특히 외부 명령에 응답하여 복수의 데이터 비트가 연속하여 블록으로 전송되는 버스트 모드를 갖는 반도체 기억 장치와, 상기 반도체 기억 장치를 갖는 정보 처리 장치에 관한 것이다.

(제1 종래 기술)

기록 데이터와 판독 데이터가 동일한 데이터 버스를 경유하는 소위 I/O 공통의 반도체 기억 장치에는 기록 명령의 입력과 기록되는 데이터의 기록 사이의 지연 시간인 기록 지연 시간을 설정함으로써 데이터 버스가 효율적으로 사용될 수 있다.

도 34는 기록 지연 시간이 설정되지 않은 경우에 데이터의 전송 방법을 도시하는 타이밍 차트이다. 도 35는 기록 지연 시간이 설정되는 경우에 데이터 전송 방법을 도시하는 타이밍 차트이다.

도 34는 버스트 길이가 2이고 기록 지연 시간이 0인 경우에 판독-기록-판독(RD-WR-RD) 사이클을 도시하는 도면이다. 이러한 예에서, RD 명령이 도 34(A)(도 34(B)를 보라)에 도시된 0 번째 클록의 리딩 에지에 동기하여 입력된다. 대부분의 반도체 기억 장치에서, RD 명령의 입력과 데이터의 버스로의 전송 사이에는 특정한 액세스 시간이 필요하다. 도 34(C)에 도시된 바와 같이 이러한 예에 서, 판독 데이터(Q1 및 Q2) 비트는 제3 클록의 리딩 에지에서, 즉 RD 명령의 입력 후에 3 개의 클록이 경과할 때 데이터 버스로 전송된다.

판독 데이터 비트가 전송된 후에, WR 명령이 제5 클록의 리딩 에지에서 입력된다. 기록 지연 시간이 0 이므로, WR 명령의 입력과 거의 동시에 데이터 버스를 경유하여 기록 데이터(D1, D2) 비트가 입력된다.

WR 명령 바로 후에 다음의 RD 명령이 입력되고, RD 명령의 입력과 데이터의 데이터 버스로의 전송 사이의 액세스 시간에 대응하는 지연이 존재하기 때문에, 데이터 버스는 기록 데이터와 판독 데이터로 혼잡해지지는 않을 것이다.

전술한 바와 같이, 만약 기록 지연 시간이 0으로 설정된다면, RD 명령에서 다음의 RD 명령으로의 RD-RD 사이클 시간은 6 클록이다.

도 35는 버스트 길이가 2이고 기록 지연 시간이 3인 경우에 RD-WR-RD 사이클을 도시하는 도면이다. 이러한 예에서, 도 35(A)(도 35(B)를 보라)에 도시된 0 번째 클록의 리딩 에지에 동기하여 RD 명령이 입력된다. 전술된 바와 같이, 반도체 메모리 장치에서는 RD 명령의 입력과 데이터의 버스로의 전송 사이에는 특정한 액세스 시간이 필요하다. 이러한 예에서, 제3 클록(도 35(C)를 보라)의 리딩 에지에서 판독 데이터(Q1, Q2)의 비트가 데이터 버스로 전송된다.

기록 지연 시간이 설정되면, WR 명령의 입력과 기록 데이터의 입력 사이에 는 지연이 존재하게 된다. 따라서, WR 명령은 판독 데이터의 전송에 앞서 판독될 수 있다. 이러한 예에서, WR 명령은 제2 클록의 리딩 에지에서 입력된다.

WR 명령이 입력되고 기록 지연 시간(이러한 실시예에서는 3 개의 클록)에 대 응하는 클록이 경과한 후에, 기록 데이터가 판독된다. 이러한 예에서, 기록 데이터(D1, D2) 비트는 제5 클록의 리딩 에지에서 판독된다.

전술된 바와 같이, WR 명령 후 바로 다음의 RD 명령이 입력되고, RD 명령의 입력과 데이터의 데이터 버스로의 전송 사이의 액세스 시간에 대응하는 지연이 존재하기 때문에, 데이터 버스는 기록 데이터 및 판독 데이터로 혼잡해지지는 않을 것이다. 이러한 RD 명령에 대응하는 판독 데이터는 제6 클록의 리딩 에지에서 판독된다.

전술된 바와 같이, 만약 기록 지연 시간이 3으로 설정된다면, RD 명령에서 다음 RD 명령으로의 RD-RD 사이클 시간은 3 클록이다. 그 결과, RD-RD 사이클 시간은 기록 지연 시간이 0으로 설정되는 상기 경우와 비교하여 3 클록만큼 짧아질 수 있다.

(제2 종래 기술)

뱅크 인터리빙은 반도체 기억 장치에 대한 고속도 액세스를 실현하는 테크닉중의 하나이다.

뱅크 인터리빙 테크닉으로, 전체 메모리는 복수의 뱅크로 분할되어 관리된다. CPU가 하나의 뱅크의 액세스를 개시할 때, 다음에 액세스되는 또 다른 뱅크의 액세스를 개시한다. CPU에 의한 제1 액세스가 종결될 때에, CPU에 의해 다음에 액세스되는 뱅크는 데이터가 이미 전송될 수 있는 상태에 있다. 따라서, CPU는 지연없이 데이터를 전송할 수 있다.

도 36은 종래 기술의 뱅크 인터리빙의 동작을 도시하는 타이밍 차트이다. 도 37은 상기 뱅크 인터리빙을 실현하는 회로예를 도시하는 도면이다.

도 37에 도시된 CLK(클록) 입력 단자(201)는 외부로부터 CLK 신호 입력을 수신한다. CMD(명령) 입력 단자(202)는 외부로부터 CMD 신호 입력을 수신한다. ADD(어드레스) 입력 단자(203)는 외부로부터 ADD 신호 입력을 수신한다.

CLK 입력 회로(204)는 CLK 입력 단자(201)로부터의 CLK 신호 입력을 CMD 입력 회로(205), ADD 입력 회로(206) 및 버스트 길이 카운터(209)에 공급한다.

CMD 입력 회로(205)는 CMD 입력 단자(202)로부터 입력된 CMD 신호를 파형 정형하여 그것을 CMD 해독기(207)에 공급한다.

ADD 입력 회로(206)는 ADD 입력 단자(203)로부터 입력된 ADD 신호를 파형 정형하여 그것을 버스트 길이 판정 회로(208), 버스트 어드레스 생성 회로(210) 및 어드레스 수신 회로(211)에 공급한다.

CMD 해독기(207)는 CMD 신호를 해독하여, RD(판독) 명령, WR(기록) 명령 및 NOP(동작하지 않음) 명령을 추출하고, 그것을 버스트 길이 카운터(209) 및 어드레스 수신 회로(211)에 공급한다.

만약 버스트 길이를 설정하는 명령이 예를 들어 장치의 기동시에 입력된다면, 버스트 길이 판정 회로(208)는 상기 명령을 분석하여 설정된 버스트 길이를 판정한다.

RD 명령 또는 WR 명령이 입력되고 버스트 전송이 개시될 때, 버스트 길이 카운터(209)는 버스트 어드레스 생성 회로(210)를 리셋하고, CLK 신호에 응답하여 버스트 길이를 카운트하며, 버스트 어드레스를 카운트 업 하도록 버스트 어드레스 생 성 회로(210)에 요청한다. 또한, 카운트 값이 버스트 길이에 도달할 때, 버스트 길이 카운터(209)는 버스트 어드레스 생성을 완료하도록 버스트 어드레스 생성 회로(210)에 요청한다.

어드레스 수신 회로(211)는 CMD 해독기(207)로부터 공급된 CMD 신호를 참조하여, 버스트 전송 개시시에, ADD 입력 회로(206)로부터 공급된 ADD 신호를 선택하여 그것을 내부 어드레스(IADD)로 출력한다. 또한, 제2 비트와 다음의 하위 비트를 전송하기 위해, 어드레스 수신 회로(211)는 버스트 어드레스 생성 회로(210)로부터 출력을 선택하여, 그것을 내부 어드레스(IADD)로 출력한다.

이하, 도 36을 참조하여 상기 종래 기술의 뱅크 인터리빙의 동작이 설명될 것이다.

장치가 기동되고, 버스트 길이를 설정하는 MRS(모드 레지스터 설정) 명령이 CMD 입력 단자(202)에 입력되고, 설정되는 버스트 길이를 도시하는 데이터가 ADD 입력 단자(203)에 입력되는 경우에, CMD 해독기(207)는 버스트 길이를 설정하는 요청이 있다는 것을 인식하여 버스트 길이 판정 회로(208)에 그 취지를 전달한다.

버스트 길이 판정 회로(208)는 ADD 입력 회로(206)로부터 공급된 데이터를 참조하여, 설정되는 버스트 길이를 판정한다. 예를 들어, 만약 버스트 길이를 4로 설정하라는 요청이 있으면, 버스트 길이 판정 회로(208)는 그것을 인식하여 버스트 길이 카운터(209)에 그 취지를 전달한다. 그 결과, 버스트 길이의 설정이 완료된다.

이러한 상태에서, 소정의 뱅크를 타겟(도 36(B)을 보라)으로 버스트 전송을 요청하기 위한 RD1 명령이 도 36(A)에 도시된 CLK 신호의 0 번째 리딩 에지에서 CMD 입력 단자(202)에 입력되는 경우에, CMD 해독기(207)는 CMD 입력 회로(205)를 통해 CMD 신호를 수신하고, RD 명령이 입력되었다는 것을 인식하여, 버스트 길이 카운터(209) 및 어드레스 수신 회로(211)에 그 취지를 전달한다.

버스트 길이 카운터(209)는 버스트 어드레스 생성 회로(210)에 버스트 전송의 요청이 있다는 취지를 전달하여, 버스트 전송에 대한 리딩 어드레스를 설정하도록 한다.

버스트 어드레스 생성 회로(210)는 버스트 길이 카운터(209)로부터의 요청에 응답하여 ADD 입력 회로(206)로부터 버스트 전송에 대한 리딩 어드레스를 취득하고, 버스트 길이 카운터(209)로부터의 카운트업 요청에 응답하여 어드레스를 카운트업하여, 버스트 어드레스(BADD)로 어드레스 수신 회로(211)에 공급한다.

어드레스 수신 회로(211)는 ADD 입력 회로(206)로부터 직접 버스트 전송에 대한 리딩 어드레스를 취득하여, 내부 어드레스(IADD)로 출력한다. 또한, 제2 비트 및 다음의 하위 하위 비트의 데이터를 전송하기 위해, 어드레스 수신 회로(211)는 버스트 어드레스 생성 회로(210)로부터 출력된 BADD를 선택하여 내부 어드레스(IADD)로 출력한다.

이러한 방식으로 생성된 일련의 어드레스로부터 데이터 비트가 판독되어 외부(도 36(C)를 보라)에 연속적으로 출력될 것이다.

상기 실시예에서, RD1 명령에 의해 버스트 전송이 요청된다. 따라서, 소정의 액세스 시간이 경과한 후에, 데이터(Q11∼Q14) 비트가 셀(도시되지 않음)로부터 판 독되어 출력될 것이다.

(제3의 종래 기술)

데이터를 판독하거나 또는 데이터를 반도체 기억 장치에 기록하기 위해, 액세스되는 어드레스가 지정된다.

버스트 전송 모드를 갖는 반도체 기억 장치에서, 연속적인 어드레스의 리딩 어드레스만의 지정으로 그것 모두의 액세스가 가능하다.

그러한 버스트 전송 모드를 갖는 일부의 반도체 기억 장치에서, 기록되는 데이터의 버스트 길이가 설정될 수 있다. 도 38은 그러한 반도체 기억 장치의 동작을 설명하는 도면이다. 이러한 반도체 기억 장치에 대한 최대의 물리적인 버스트 길이는 4 라고 가정된다.

기록(도 38(B)를 보라) 요청하는 WR1 명령이 입력되고, VW=1(버스트 길이=1)(도 38(D)를 보라)이 가변적인 기록(VW) 신호로 어드레스 입력 단자로부터 입력되어 버스트 길이를 지정하는 경우에, 그것들은 도 38(A)에 도시된 클록(CLK) 신호의 0 번째 리딩 에지에 동기하여 입력된다.

지연 시간(도 38(C)를 보라)이 경과한 후에, 데이터(D11∼D14) 비트가 DATA 입력 단자로부터 판독된다. 이러한 예에서, 버스트 길이가 1로 설정되어, 데이터(D11)의 비트는 내부 데이터 버스(#1∼#4)(도 38(E)∼38(H)) 중의 내부 데이터 버스 #1로만 전송될 것이다.

내부 데이터 버스 #1로 전송된 데이터(D11)의 비트는 소정의 어드레스에서 소정의 비트에 저장된다.

WR1 명령이 입력된 후에 뱅크 액세스 구간(도 38(B)를 보라)에 대응하는 시간이 경과할 때, WR2 명령은 CLK 신호의 제2 리딩 에지에 동기하여 입력된다. 지연 시간이 경과한 후에, 데이터(D21∼D24) 비트 및 VW=4 비트가 입력된다. 그 결과, 데이터(D21∼D24)의 비트가 내부 데이터 버스(#1∼#4)에 각각 전송된다. 이러한 방식으로 내부 데이터 버스(#1∼#4)에 전송된 데이터(D21∼D24) 비트가 각각연속적인 어드레스에서 소정의 비트내에 저장된다.

WR2 명령이 입력된 후에 뱅크 액세스 구간에 대응하는 시간이 경과할 때, WR3 명령 및 VW=2가 입력된다. 그 결과, 데이터(D31 및 D32) 비트가 내부 데이터 버스(#1 및 #2)에 각각 전송된다.

이러한 방식으로 내부 데이터 버스(#1 및 #2)에 전송된 데이터(D31∼D32)의 비트가 연속적인 어드레스에서 각각 소정의 비트내에 저장된다.

그런데, 제1의 종래 기술에서는 버스트 길이가 2인 경우의 실시예가 설명되었다. 그러나, 많은 경우에, 이러한 값은 자유롭게 설정할 수 있다.

그러나, 버스트 길이의 변경은 기록 지연 시간의 최적값의 변경으로 이어질 수 있다. 일반적으로, 기록 지연 시간은 버스트 길이의 변경으로 변경되지는 않는다.

그 결과, 버스트 길이의 변경으로 최적의 기록 동작을 수행하는 것은 불가능할 수 있다.

제2의 종래 기술에서, 버스트 전송 중에 인터럽트가 허용된다. 즉, 다른 명령이 버스트 전송 중에 입력된다면, 그때에 실행되고 있던 명령 실행이 정지하여 우선적으로 마지막 명령을 실행한다.

이에 관한 구체적인 설명이 이어진다. 도 36에 도시된 RD2 명령이 입력되고 RD3 명령이 RD2 명령에 대응하여 데이터의 전송 중에 입력되는 경우에, RD2 명령에 대응하여 데이터(Q22) 비트 전송이 완료되고, 인터리빙이 실행되어 RD3 명령에 대응하는 데이터(Q31) 비트의 전송이 개시된다.

그러나, 그러한 인터리빙을 허용하기 위해서는, 버스트 전송 중에 새로이 입력된 명령을 또한 확인해야 한다. 또한, 버스트 전송에 대한 요청이 있다면, ADD 입력 회로(206)로부터의 ADD 및 버스트 어드레스 생성 회로(210)로부터의 BADD 중의 하나를 선택하는 과정이 수행되어야만 한다. 이것은 상기 판정 과정을 필요로 하여, 고속도 동작에 대한 충분한 마진을 보장할 수 없다.

또한, 일반적으로 반도체 기억 장치는 설정될 수 있는 최대의 버스트 길이에 대응하는 비트폭의 데이터 버스를 갖는다. 예를 들어, 만약 최대의 버스트 길이가 4 비트이다면, 대부분의 반도체 기억 장치는 4 비트의 폭을 갖는 데이터 버스를 갖는다.

그러나, 만약 버스트 길이가 4비트로 설정된다면, 데이터는 4 비트 데이터(예를 들면 2 CLK)를 전송하는데 필요한 시간 동안에 전송되어야 할 것이다. 만약 버스트 길이가 2 비트로 설정된다면, 데이터는 2비트 데이터(예를 들면, 1CLK)를 전송하는데 필요한 시간 동안에 전송되어야 할 것이다. 따라서, 만약 최소의 버스트 길이가 설정된다면, 동작 마진을 보장하는 것이 어려워 고속도 동작에 부적절하게 된다.

제3의 종래 기술의 복수의 DATA 입력 단자를 갖는 상당수의 반도체 기억 장치에서, DATA 입력 단자군은 상위 비트군과 하위 비트군으로 분할되고 그것들의 버스트 길이는 서로 독립적으로 설정된다.

이러한 반도체 기억 장치에서, 데이터를 상위 비트군과 하위 비트군 중의 하나에만 기록하도록 하는 요청이 이루어질 수 있다. 종래의 반도체 기억 장치는 데이터를 다른 비트군으로 기록하는 것을 금지하기 위한 수단을 갖고 있지 않아, 불필요한 데이터가 기록될 것이다.

또한, 제1의 기록 명령이 입력될 때, 기록 동작에 대한 지연 시간을 갖는 상당수의 반도체 기억 장치는 데이터를 셀에 기록하지 않고서 데이터를 유지한다. 제2의 기록 명령이 입력될 때, 반도체 기억 장치는 제1의 기록 명령에 응답하여 데이터를 셀에 기록한다.

이러한 반도체 기억 장치의 기록 동작이 정상적인지 아닌지를 확인하기 위한 시험이 행해진다면, 기록 명령은 데이터를 셀에 기록하도록 하기 위해 두번 발행되어야 한다. 전술한 바와 같이, 종래의 반도체 기억 장치는 데이터 기록을 금지하기 위한 수단을 갖고 있지 않다. 따라서, 제1의 기록 명령에 따라 수행된 기록이 제2의 기록 명령에 따라 수행된 기록을 방해할 수 있다. 이러한 방해의 제거가 시험을 어럽게 한다.

본 발명은 전술한 배경하에 이루어졌다. 즉, 본 발명의 목적은 버스트 길이에 따라 최적의 기록 지연 시간을 설정할 수 있는 반도체 기억 장치를 제공하는데 있다.

본 발명의 다른 목적은 고속도 동작을 허용하는 반도체 기억 장치를 제공하는데 있다.

본 발명의 또 다른 목적은 비트군에 의해 데이터를 셀에 기록하는 것을 허용하는 반도체 기억 장치를 제공하는데 있다.

상기 문제점을 해결하기 위해, 복수의 데이터 비트가 외부 명령에 응답하여 연속적으로 전송되는 버스트 모드를 갖는 반도체 기억 장치가 본 발명에 의해 제공된다. 이러한 반도체 기억 장치는 데이터를 버스트 모드에 전송하기 위한 전송 수단과, 버스트 모드에 전송된 복수의 데이터 비트의 개수를 설정하기 위한 전송 개수 설정 수단과, 기록 명령의 입력을 수신하기 위한 기록 명령 입력 수단과, 기록 명령이 입력된 후에 경과된 시간을 측정하기 위한 타이밍 수단과, 전송 개수 설정 수단에 의해 설정된 데이터 비트의 개수에 따라 데이터 기록을 개시하기 전에 경과된 시간을 설정하기 위한 기록 개시 시간 설정 수단을 포함하고 있다.

상기 문제점을 해결하기 위해, 소정의 뱅크내의 복수의 데이터 비트가 단일 명령을 입력함으로서 연속적으로 액세스되는 버스트 전송 모드를 갖는 복수의 뱅크를 가진 반도체 기억 장치가 또한 본 발명에 의해 제공된다. 이러한 반도체 기억 장치는 입력된 명령을 수신하기 위한 명령 입력 수단과, 상기 명령에 대응하는 소정의 뱅크를 선택하기 위한 뱅크 선택 수단과, 뱅크 선택 수단에 의해 타겟으로서선택된 뱅크로 버스트 전송을 수행하기 위한 버스트 전송 수단과, 버스트 전송이 버스트 전송 수단에 의해 개시되는 경우에 입력된 새로운 명령의 수신으로부터 명령 입력 수단을 금지하기 위한 명령 입력 금지 수단을 포함하고 있다.

상기 문제점을 해결하기 위해, 복수의 데이터 비트가 하나의 어드레스를 지정함으로써 연속적으로 전송되는 버스트 전송 모드를 갖는 반도체 기억 장치가 또한 본 발명에 의해 제공된다. 이러한 반도체 기억 장치는 입력된 어드레스를 수신하기 위한 어드레스 입력 수단과, 입력된 복수의 데이터 비트를 수신하기 위한 데이터 입력 수단과, 어드레스 입력 수단을 통해 입력된 어드레스에 대응하는 셀 영역으로 데이터 입력 수단을 통해 입력된 복수의 데이터 비트의 버스트 전송을 수행하기 위한 버스트 전송 수단과, 이러한 버스트 전송 수단에 의해 지정된 전송 길이를 수신하기 위한 버스트 전송 길이 지정 수단과, 버스트 전송 길이가 버스트 전송 길이 지정 수단에 의해 0 으로 지정되는 경우에 데이터 입력 수단으로부터 데이터 입력을 제한하기 위한 데이터 입력 제한 수단을 포함하고 있다.

본 발명의 상기 목적과 다른 목적, 특징 및 이점은 본 발명의 바람직한 실시예를 도시하는 첨부된 도면을 참조하여 설명된 이하의 상세한 설명에 의해 더욱 명백해 질 것이다.

본 발명의 실시예는 도면을 참조하여 이하에서 상세히 설명될 것이다.

(제1 실시예)

도 1은 본 발명의 동작 원리를 설명하는 도면이다. 도 1에 도시된 바와 같이, 본 발명에 따른 반도체 기억 장치는 전송 수단(101)과, 전송 개수 설정 수단(102)과, 기록 명령 입력 수단(103)과, 타이밍 수단(104)과, 기록 개시 시간 설정 수단(105)과, 저장부(106)를 포함하고 있다.

전송 수단(101)은 데이터를 버스트 모드에 전송한다.

전송 개수 설정 수단(102)은 버스트 모드내에 전송된 데이터 비트의 개수를 설정한다.

기록 명령 입력 수단(103)은 기록 명령의 입력을 수신한다.

타이밍 수단(104)은 기록 명령이 입력된 후 경과한 시간을 측정한다.

기록 개시 시간 설정 수단(105)은 전송 개수 설정 수단(102)에 의해 설정된 데이터 비트수에 따라, 데이터의 기록이 개시되기 전에 경과한 시간을 설정한다.

이하, 도 1에서 실행되는 동작이 설명될 것이다. 버스트 길이와 기록 지연 시간 사이의 관계가 간략히 설명된 후, 도 1에서 실행된 동작이 설명될 것이다.

(1) 기록 지연 시간의 최적값

도 2는 버스트 길이가 2이고 기록 지연 시간이 3인 경우에 반도체 기억 장치의 동작을 설명하는 도면이다. 도 3은 버스트 길이가 2 이고 기록 지연 시간이 4인 경우에 반도체 기억 장치의 동작을 설명하는 도면이다.

기록 지연 시간을 갖는 대부분의 반도체 기억 장치에 있어서, 기록 명령의 입력과 데이터의 입력 사이에 시간 간격이 존재한다. 그 결과, 기록 명령이 입력되는 순간에 기록 동작을 개시하는 것은 불가능하다.

따라서, 데이터를 뱅크에 기록하기 위한 기록 명령이 입력될 때, 소정의 기록 지연 시간 후에 입력되어 기록되는 데이터의 수신 동작만이 실행된다. 이러한 경우에, 데이터를 동일한 뱅크에 기록하도록 하는 기록 명령이 입력되면 실제의 기 록 동작이 실행될 것이다.

데이터를 동일한 뱅크에 기록하도록 하는 2 개의 기록 명령이 입력되는 가장 짧은 간격은 반도체 기억 장치의 사이클 시간에 대응한다. 따라서, 마지막 기록 명령에 대응하는 모든 데이터는 사이클 시간내에 수신되어야 하고 필요 이상으로 기록 데이터의 지연 시간을 크게 하는 것은 불가능하다.

도 2 및 도 3은 사이클 시간이 4인 경우에 기록 동작을 도시하고 있다. 만약 기록 지연 시간이 3(도 2를 보라) 이다면, 데이터의 입력은 소정의 사이클 시간((C)를 보라)내에 완료될 것이다. 따라서, 사이클 시간((B)를 보라)의 경과 직후 기록 명령이 입력될 때 조차도 기록이 가능하다.

그러나, 만약 기록 지연 시간이 4(도 3을 보라)이다면, 모든 데이터의 입력이 사이클 시간((C)를 보라)내에 완료되지는 않을 것이다. 따라서, 사이클 시간((B)를 보라)의 경과 직후 기록 명령이 입력될 때, 기록은 불가능하다.

이것은 이러한 반도체 기억 장치에서, 기록 지연 시간은 3 보다 더욱 큰 값으로 설정될 수 없다는 것을 보여준다.

(2) 버스트 길이와 기록 지연 시간 사이의 관계

도 4는 버스트 길이가 4이고 기록 지연 시간이 2인 경우에 반도체 기억 장치의 동작을 설명하는 도면이다. 도 5는 버스트 길이가 2이고 기록 지연 시간이 2인 경우에 반도체 기억 장치의 동작을 설명하는 도면이다.

만약 버스트 길이가 4(도 4를 보라) 이다면, 기록 지연 시간은 사이클 시간내에 모든 데이터의 입력을 완료하기 위해 2보다 작거나 또는 2와 동일해야 한다.

한편, 만약 버스트 길이가 2 이고 기록 지연 시간이 2(도 5를 보라)로 설정된다면, RD-RD 사이클 시간은 3에서 4로 확장될 것이다.

이것은 버스트 길이에 따른 기록 지연 시간의 최적값이 존재한다는 것을 보여준다.

상기 고려 사항을 기초하여, 도 1의 동작이 이하에서 설명될 것이다.

만약 전송 개수 설정 수단(102)이 외부에서 설정되어 전송된 데이터 비트의 개수(즉, 버스트 길이)를 수신한다면, 상기 설정된 개수를 기록 개시 시간 설정 수단(105)에 제공한다.

기록 개시 시간 설정 수단(105)은 전송 개수 설정 수단(102)으로부터 제공된 전송된 데이터 비트 개수에 대응하는 기록 개시 시간(즉, 기록 지연 시간)을 계산하여, 상기 전송 수단(101)을 그 값으로 설정한다. 도 4에 도시된 바와 같이, 예를 들어, 버스트 길이가 4 이다면, 기록 지연 시간은 2로 설정될 것이다.

이러한 상태에서, 기록 명령이 기록 명령 입력 수단(103)에 입력되는 경우에, 기록 명령 입력 수단(103)은 전송 수단(101)과 타이밍 수단(104)에 그 취지를 전달한다.

타이밍 수단(104)은 기록 명령이 입력된 후에 경과한 시간을 측정하여, 전송 수단(101)에 전달한다.

전송 수단(101)은 타이밍 수단(104)이 전달한 시간을 참조한다. 기록 명령이 입력된 후에 경과한 시간이 기록 개시 시간 설정 수단(105)이 전달한 시간과 동일해질 때, 전송 수단(101)은 저장부(106)로의 데이터 전송을 개시한다. 그 결과, 최 적의 기록 개시 시간이 전송된 데이터 비트 개수에 따라 설정될 것이다.

전술한 바와 같이, 본 발명에서 기록 명령이 입력될 때, 전송되는 데이터 비트 개수에 따른 소정의 시간을 지연한 후에 데이터 비트가 저장부(106)에 전송된다. 이로서 전송된 데이터 비트 개수에 따른 최적의 전송이 가능하다.

본 발명의 실시예는 이하 설명될 것이다.

도 6은 본 발명에 따른 정보 처리 장치의 실시 구조를 도시하는 도면이다. 도 6에 도시된 바와 같이, 본 발명에 따른 정보 처리 장치는 중앙 처리 장치(CPU)(110)와, 제어 장치(120)와, 반도체 기억 장치(130)와, 버스(140)를 포함하고 있다.

반도체 기억 장치(130)에 저장된 각종 프로그램등을 실행함으로써, CPU(110)는 상기 장치의 각각의 부분을 제어하여 각종 동작을 실행시킨다.

제어 장치(120)는 반도체 기억 장치(130)의 버스트 길이 설정, 리프레싱 등에 관한 동작을 제어한다.

반도체 기억 장치(130)는 CPU(110)로부터 공급된 데이터를 저장하여 제어 장치(120)의 제어하에서, CPU(110)에 그것의 저장된 데이터를 제공한다.

버스(140)는 CPU(110)로부터의 데이터를 반도체 기억 장치(130)에 공급하고반도체 기억 장치(130)로부터의 데이터를 CPU(110)에 공급한다.

도 7은 도 6에 도시된 반도체 기억 장치(130)의 상세한 구조를 도시하는 도면이다.

도 7에 도시된 바와 같이, 반도체 기억 장치(130)는 제어부(131), 셀(132), 로우 해독기(133), 컬럼 해독기(134), 센스 앰프(SA)(135) 및 입력-출력(I/O) 회로(136)를 포함하고 있다.

제어부(131)는 클록(CLK) 신호, 명령(CMD) 신호, 어드레스(ADD) 신호, 데이터 스트로브(DS) 신호 및 DATA 신호를 입력하여, 그것을 장치의 각각의 부분에 제공한다. 또한, 제어부(131)는 기록의 경우에 데이터를 소정의 타이밍으로 판독한다. 또한, 판독의 경우에, 제어부(131)는 소정의 어드레스로부터 데이터를 판독하여 출력한다.

셀(132)은 행렬과 같이 배치된 기억 소자군을 포함하고 입력 데이터를 기억한다.

로우 해독기(133)는 로우 어드레스를 기초하여 셀(132)내에 소정의 로우를 지정한다.

컬럼 해독기(134)는 컬럼 어드레스를 기초하여 셀(132)내에 소정의 컬럼을 지정한다.

SA(135)는 소정의 이득에 의해 셀(132)로부터 판독된 신호를 증폭하여 그것을 디지털로 변환한다.

I/O 회로(136)는 데이터 입력 및 출력에 관한 동작을 제어한다.

도 8은 도 7에 도시된 제어부(131)의 상세 구조를 도시하는 도면이다.

도 8에 도시된 바와 같이, 제어부(131)는 CLK 입력 단자(131a), CMD 입력 단자(131b), ADD 입력 단자(131c), DS 입력 단자(131d), DATA 입력-출력 단자(131e), CLK 입력 회로(131f), CMD 입력 회로(131g), ADD 입력 회로(131h), DS 입력 활성화 판정 회로(131i), DS 입력 회로(131j), DATA 입력 회로(131k), CMD 해독기(131m) 및 버스트 길이 판정 회로(131n)를 포함하고 있다.

CLK 입력 단자(131a)는 CLK 신호의 입력을 수신한다. CMD 입력 단자(131b)는 CMD 신호의 입력을 수신한다. ADD 입력 단자(131c)는 ADD 신호 입력을 수신한다. DS 입력 단자(131d)는 DS 신호의 입력을 수신한다. DATA 입력-출력 단자(131e)는 DATA 신호의 입력을 수신하여 DATA 신호를 출력한다.

CLK 입력 회로(131f)는 버퍼등을 포함하고 CLK 입력 단자(131a)로부터 입력된 CLK 신호를 CMD 입력 회로(131g), ADD 입력 회로(131h), DS 입력 활성화 판정 회로(131i)에 제공한다.

CLK 신호에 동기하여, CMD 입력 회로(131g)는 CMD 입력 단자(131b)로부터 입력된 CMD 신호를 취득하여 그것을 CMD 해독기(131m)에 제공한다.

CLK 신호에 동기하여, ADD 입력 회로(131h)는 ADD 입력 단자(131c)로부터 입력된 ADD 신호를 취득하여 그것을 버스트 길이 판정 회로(131n)에 제공한다.

WR 신호가 CMD 해독기(131m)로부터 출력될 때, DS 입력 활성화 판정 회로(131i)는 버스트 길이 판정 회로(131n)에 의해 판정된 버스트 길이(BL)에 따른 소정의 기록 지연 시간을 대기한 후, 데이터 스트로브 인에이블(DSE) 신호가 액티브되도록 한다.

DS 입력 활성화 판정 회로(131i)로부터 제공된 DSE 신호가 액티브될 때, DS 입력 회로(131j)는 DS 입력 단자(131d)로부터 DS 신호를 입력하여 그것을 DATA 입력 회로(131k)에 제공한다.

DS 신호가 DS 입력 회로(131j)로부터 제공될 때, DATA 입력 회로(131k)는 DATA 입력-출력 단자(131e)로부터 데이터를 입력하여 그것을 도 7에 도시된 I/O 회로(136)에 제공한다.

CMD 해독기(131m)는 CMD 입력 회로(131g)로부터 입력된 CMD 신호를 해독한다. 만약 그것이 기록(WR) 명령이다면, CMD 해독기(131m)는 그것을 DS 입력 활성화 판정 회로(131i)에 제공한다. 만약 버스트 길이(버스트 길이 설정 명령)를 설정하기 위한 명령이라면, CMD 해독기(131m)는 그것을 버스트 길이 판정 회로(131n)에 제공한다.

버스트 길이 설정 명령이 CMD 해독기(131m)로부터 공급될 때, 버스트 길이 판정 회로(131n)는 ADD 입력 회로(131h)로부터 공급된 데이터를 참조함으로써 버스트 길이를 판정하여 그것을 DS 입력 활성화 판정 회로(131i)에 제공한다.

도 9는 도 8에 도시된 DS 입력 활성화 판정 회로(131i)의 상세 구조를 도시하는 도면이다. 도 9에 도시된 바와 같이, DS 입력 활성화 판정 회로(131i)는 데이터 플립-플롭(DFF)(150∼156), NOR 소자(157∼163) 및 인버터(164∼166)를 포함하고 있다.

CLK 신호의 트레일링 에지에 동기하여, 각각의 DFF(150∼156)는 이전의 단계에서의 회로로부터의 출력 신호를 다음 단계에서의 회로로 출력한다.

도 10은 DFF(150∼156)의 구조를 도시하는 도면이다. 도 10에 도시된 바와 같이, DFF(150∼156)는 인버터(180∼184)와 상보형 금속 산화 반도체(CMOS) 스위치(185,186)를 포함하고 있다.

도 10에 도시된 바와 같이, 인버터(180)는 CLK 신호를 전환하여 그 결과를 CMOS 스위치(185,186)에 제공한다.

CLK 신호가 하이 상태로 변화할 때, CMOS 스위치(185)는 ON 상태가 되어 입력 신호를 인버터(181)에 제공한다.

CLK 신호가 로우 상태로 변화할 때, CMOS 스위치(186)는 ON 상태가 되어 인버터(181)로부터의 출력을 인버터(183)에 제공한다.

인버터(181)는 CMOS 스위치(185)로부터의 출력을 전환하여 그 결과를 CMOS 스위치(186)에 제공한다.

인버터(182)는 인버터(181)로부터의 출력을 전환하여 그 결과를 인버터(181)의 입력으로 피드백시킨다.

인버터(183)는 CMOS 스위치(186)로부터의 출력을 전환하여 그 결과를 출력한다.

인버터(184)는 인버터(183)로부터의 출력을 전환하여 그 결과를 인버터(183)의 입력으로 피드백시킨다.

도 9로 되돌아가면, NOR 소자(157)는 N2(DFF(151)로부터의 출력) 및 N8(NOR 소자(158)로부터의 출력)의 논리합을 전환시킴으로써 취득된 N7을 NOR 소자(162)에제공한다.

NOR 소자(158)는 N7(NOR 소자(157)로부터의 출력) 및 N6(DFF(155)로부터의 출력)의 논리합을 NOR 소자(157)로 전환함으로써 N8로 취득된 결과를 제공한다.

NOR 소자(159)는 N3(DFF(152)로부터의 출력) 및 N10(NOR 소자(160)로부터의 출력)의 논리합을 전환시킨 결과를 N9로 출력한다.

NOR 소자(160)는 N9(NOR 소자(159)로부터의 출력) 및 N5(DFF(154)로부터의 출력)의 논리합을 전환시킨 결과를 N10으로 NOR 소자(159)에 공급한다.

NOR 소자(161)는 N9(NOR 소자(159)로부터의 출력)와 인버터(164)로부터의 출력의 논리합을 전환시킨 결과를 N11로 NOR 소자(163)에 공급한다.

NOR 소자(162)는 N7(NOR 소자(157)로부터의 출력)과 인버터(165)로부터의 출력의 논리합을 전환시킨 결과를 N12로 NOR 소자(163)에 공급한다.

NOR 소자(163)는 N11(NOR 소자(161)로부터의 출력) 및 N12(NOR 소자(162)로부터의 출력)의 논리합을 전환시킨 결과를 출력한다.

인버터(166)는 NOR 소자(163)로부터의 출력을 전환시킨 결과를 DSE 신호로 DS 입력 회로(131j)에 공급한다.

이하, 상기 실시예에 관한 동작이 설명될 것이다.

도 6에 도시된 정보 처리 장치가 기동될 때, 제어 장치(120)는 버스트 길이 설정 명령을 반도체 기억 장치(130)에 제공하여 버스트 길이를 설정한다.

버스트 길이가 예를 들어 2로 설정된다면, 제어 장치(120)는 버스트 길이 설정 명령을 반도체 기억 장치(130)의 CMD 입력 단자(131b)에 공급한다.

CMD 해독기(131m)는 CMD 입력 회로(131g)를 통해 버스트 길이 설정 명령을 취득하고 버스트 길이를 설정하도록 하는 요청이 있다는 것을 검출한다.

그후, 제어 장치(120)는 버스트 길이가 설정되는 값인 2를 나타내는 데이터를 ADD 입력 단자(131c)에 공급한다.

버스트 길이 판정 회로(131n)는 ADD 입력 회로(131h)를 통해 이러한 데이터를 입력하여, 버스트 길이가 2 라고 판정하고, DS 입력 활성화 판정 회로(131i)에 BL=2 이라는 것을 전달한다. 또한, CMD 해독기(131m)는 버스트 길이가 2 이도록 I/O 회로(136)를 설정한다.

이하, 버스트 길이 설정이 완료된다.

상기 방식으로 버스트 길이가 2로 설정된 경우에 데이터를 기록하는 동작이 이하 도 11을 참조하여 설명될 것이다.

도 11(A)에 도시된 CLK 신호의 입력이 개시되고 WR 명령(도 11(B)를 보라)이 도 11(A)에 도시된 0 번째 리딩 에지에서의 CMD 입력 단자(131b)로부터 입력될 때, CMD 입력 회로(131g)는 이러한 WR 명령을 CMD 해독기(131m)에 제공한다.

CMD 입력 회로(131g)로부터 제공된 명령을 해독함으로써, CMD 해독기(131m)는 WR 명령이 제공되었다는 것을 검출하여, WR 신호를 DS 입력 활성화 판정 회로(131i)(도 11(C)를 보라)에 제공한다.

WR 신호가 제공될 때, DS 입력 활성화 판정 회로(131i)내의 각각의 DFF(150∼156)는 WR 신호를 CLK 신호의 트레일링 에지에 동기하여 래치하고 다음 단계의 회로에 순차적으로 출력한다. 그 결과, 각각 DFF(150∼156)로부터의 출력인 N1∼N6은 일클록 사이클(도 11(D)∼11(I)) 씩 각각 순차 지연된 WR 신호이다.

버스트 길이가 2로 설정되어, 도 9에 도시된 BL2 신호 및 BL4 신호는 각각 하이 상태 및 로우 상태에 있다. 따라서, 인버터(164)로부터의 출력이 로우이고 인버터(165)로부터의 출력은 하이이다. 그 결과, NOR 소자(161)로부터의 출력만이 NOR 소자(163)에 제공될 것이다. 즉, 만약 버스트 길이가 2로 설정된다면, NOR 소자(159,160,161)가 선택되어 그것에 의해 생성된 신호는 DSE 신호로서 출력된다.

구체적으로, N9(NOR 소자(159)로부터의 출력)는 N3(DFF(152)로부터의 출력)가 하이 상태(도 11(J)를 보라)로 변화할 때 로우 상태가 된다. 그 결과, N10(NOR 소자(160)로부터의 출력) 및 N11(NOR 소자(161)로부터의 출력)는 하이 상태(도 11(K) 및 11(L)를 보라)가 된다.

N11(NOR 소자(161)로부터의 출력)이 하이 상태가 될 때, NOR 소자(163)로부터의 출력은 로우 상태가 된다. 그 결과, 인버터(166)로부터의 출력인 DSE 신호는 하이 상태(도 11(M)를 보라)가 된다.

도 11(N)에 도시된 바와 같이, DSE 신호가 하이 상태로 변화할 때, DS 입력 회로(131j)는 DS 입력 단자(131d)로부터의 DS 신호를 입력하여 그것을 DATA 입력 회로(131k)에 제공한다.

도 11(O)에 도시된 바와 같이, DATA 입력 회로(131k)는 DATA 입력-출력 단자(131e)로부터 데이터를 입력하여 I/O 회로(136)에 공급한다. I/O 회로(136)에 제공된 데이터는 WR 신호가 제공되면 셀(132)에 기록될 것이다.

N5(DFF(154)로부터의 출력)가 하이 상태(도 11(H)를 보라)로 변경될 때, N10(NOR 소자(160)로부터의 출력)은 로우 상태(도 11(K)를 보라)가 된다. N10이 로우 상태가 될 때, N9(NOR 소자(159)로부터의 출력)는 하이 상태(도 11(J)를 보라)로 변경된다.

N9가 하이 상태로 변화할 때, N11(NOR 소자(161)로부터의 출력)은 로우 상태(도 11(L)를 보라)가 된다. 그 결과, DSE 신호는 로우 상태(도 11(M)를 보라)로 변화한다.

DSE 신호가 로우 상태로 변화할 때, DS 입력 회로(131j)로부터의 DS 신호의 입력은 완료된다.

그 결과, 버스트 길이가 2로 설정된 경우에, 기록 지연 시간은 3으로 설정될 것이고 전송 동작이 실행될 것이다.

도 12를 참조하여, 버스트 길이가 4로 설정되는 경우에 대해 이하 설명될 것이다.

도 6에 도시된 정보 처리 장치가 개시될 때, 제어 장치(120)는 버스트 길이를 4로 설정하기 위한 명령을 반도체 기억 장치(130)의 CMD 입력 단자(131b)에 제공한다.

CMD 해독기(131m)는 CMD 입력 회로(131g)를 통해 버스트 길이 설정 명령을 취득하고 버스트 길이를 설정하기 위한 요청이 있다는 것을 검출한다.

그후, 제어 장치(120)는 버스트 길이가 설정되는 값인 4를 나타내는 데이터를 ADD 입력 단자(131c)에 제공한다.

버스트 길이 판정 회로(131n)는 ADD 입력 회로(131h)를 통해 이러한 데이터를 입력하고, 버스트 길이가 4라는 것을 판정하여 DS 입력 활성화 판정 회로(131i)에 BL=4라는 것을 전달한다. 또한, CMD 해독기(131m)는 버스트 길이가 4 이도록 I/O 회로(136)를 설정한다.

이하, 버스트 길이의 설정이 완료될 것이다.

도 12를 참조하여, 버스트 길이가 4인 경우에, 데이터를 기록하는 동작이 이하 설명될 것이다.

도 12(A)에 도시된 CLK 신호의 입력이 개시되고 WR 명령(도 12(B)를 보라)이 도 12(A)에 도시된 0 번째 리딩 에지에서의 CMD 입력 단자(131b)로부터 입력될 때, CMD 입력 회로(131g)는 이러한 WR 명령을 CMD 해독기(131m)에 제공한다.

CMD 입력 회로(131g)로부터 제공된 명령을 해독함으로써, CMD 해독기(131m)는 WR 명령이 공급되었다는 것을 검출하여, WR 신호를 DS 입력 활성화 판정 회로(131i)(도 12(C)를 보라)에 제공한다.

WR 신호가 제공될 때, DS 입력 활성화 판정 회로(131i)내의 각각의 DFF(150∼156)는 WR 신호를 CLK 신호의 트레일링 에지에 동기하여 래치하고 다음 단계의회로에 순차적으로 출력을 제공한다. 그 결과, 각각 DFF(150∼156)로부터의 출력인 N1∼N6은 일클록 사이클(도 12(D)∼11(I))씩 각각 순차 지연된 WR 신호이다.

버스트 길이가 4로 설정되어, 도 9에 도시된 BL2 신호 및 BL4 신호는 각각 로우 상태 및 하이 상태가 된다. 따라서, 인버터(164)로부터의 출력은 하이 상태이고, 인버터(165)로부터의 출력은 로우 상태이다. 그 결과, NOR 소자(162)로부터의 출력만이 NOR 소자(163)에 제공될 것이다. 즉, 만약 버스트 길이가 4로 설정된다면, NOR 소자(157,158,162)가 선택되어 그것에 의해 생성된 신호는 DSE 신호로 출력된다.

구체적으로, N7(NOR 소자(157)로부터의 출력)은 N2(DFF(151)로부터의 출력)가 하이 상태(도 12(J)를 보라)로 변화할 때 로우 상태가 된다. 그 결과, N8(NOR 소자(158)로부터의 출력) 및 N12(NOR 소자(162)로부터의 출력)는 하이 상태(도 12(K) 및 12(L)를 보라)가 된다.

N12(NOR 소자(162)로부터의 출력)가 하이 상태로 변화할 때, NOR 소자(163)로부터의 출력은 로우 상태가 된다. 그 결과, 인버터(166)로부터의 출력인 DSE 신호가 하이 상태(도 12(M)을 보라)로 된다.

도 12(N)에 도시된 바와 같이, DSE 신호가 하이 상태로 변경될 때, DS 입력 회로(131j)는 DS 입력 단자(131D)로부터의 DS 신호를 입력하여 그것을 DATA 입력 회로(131k)에 제공한다.

도 12(O)에 도시된 바와 같이, DATA 입력 회로(131k)는 DATA 입력-출력 단자(131e)로부터 4 비트의 데이터를 입력하여 I/O 회로(136)에 제공한다. I/O 회로(136)에 제공된 4 비트의 데이터는 WR 신호가 제공되면 셀(132)에 기록될 것이다.

N6(DFF(155)로부터의 출력)이 하이 상태(도 12(H)를 보라)로 변화할 때, N8(NOR 소자(158)로부터의 출력)은 로우 상태(도 12(K)를 보라)가 된다. N8이 로우 상태가 될 때, N7(NOR 소자(157)로부터의 출력)은 하이 상태(도 12(J)를 보라)로 변화한다.

N7이 하이 상태로 변화할 때, N12(NOR 소자(162)로부터의 출력)는 로우 상태(도 12(L)를 보라)가 된다. 그 결과, DSE 신호는 로우 상태(도 12(M)를 보라)로 변화한다.

DSE 신호가 로우 상태로 변화할 때, DS 입력 회로(131j)로부터 DS 신호의 입 력은 완료된다.

그 결과, 버스트 길이가 4로 설정되는 경우에, 기록 지연 시간은 2로 설정될 것이고 전송 동작이 실행될 것이다.

도 13을 참조하여, 버스트 길이가 2이고 WR 명령이 연속으로 입력되는 경우의 동작이 이하 설명될 것이다.

제1의 WR 명령이 입력될 때, 전술된 동일한 동작이 실행되고 D11 및 D12가 전송된다.

그것들이 전송된 후에, N5(DFF(154)로부터의 출력)는 로우 상태가 된다. N3(DFF(152)로부터의 출력)는 그것과 거의 동시에 하이 상태가 되어, DSE 신호는 하이 상태를 유지한다. 그 결과, D21 및 D22는 DSE 신호가 리셋되지 않고서 연속적으로 입력될 것이다.

따라서, 만약 WR 명령이 연속적으로 입력된다면, 데이터 비트는 연속적으로 입력될 것이다.

도 14를 참조하여, 버스트 길이가 4이고 WR 명령이 연속적으로 입력되는 경우의 동작이 이하 설명될 것이다.

제1 WR 명령이 입력될 때, 전술된 동일한 동작이 실행되고 D11∼D14가 전송된다.

그것들이 전송된 후에, N6(DFF(155)로부터의 출력)은 로우 상태가 된다. N2(DFF(151)로부터의 출력)는 그것과 거의 동시에 하이 상태가 되어, DSE 신호는 하이 상태를 유지한다. 그 결과, D21∼D24는 DSE 신호가 리셋되지 않고서 연속적으 로 입력될 것이다.

전술된 바와 같이, 본 발명의 실시예에서, 기록 지연 시간은 버스트 길이에 따라 설정된다. 따라서, 버스트 길이에 따라 최적의 지연 시간을 설정함으로써 데이터가 효율적으로 전송될 수 있다.

전술한 실시예에서, 버스트 길이가 2 및 4인 경우에 대한 설명이 있었다. 그러나, 본 발명은 또한 다른 경우에도 물론 적용될 수 있다.

또한, 상기 실시예에서 기록 지연 시간은 버스트 길이에 따라 설정된다. 그러나, 기록 지연 시간은 예를 들면, 버스트 길이에는 무관한 상수값과 버스트 길이에 따른 판정값을 부가함으로써 계산될 수 있다. 즉, 기록 지연 시간은 버스트 길이 뿐만 아니라 판독을 위한 액세스 시간에 의존한다. 따라서, 기록 지연 시간은 이러한 액세스 시간이 일정하도록 고려하고 버스트 길이에 따라 이러한 일정한 시간으로 변화하는 시간을 부가함으로써 계산될 수 있다. 이로서 기록 지연 시간을 쉽게 계산할 수 있다.

또한, 상기 실시예에서, 버스트 길이에 따른 기록 지연 시간은 도 9에 도시된 회로에 의해 생성된다. 그러나, 이러한 방법은 단순한 예이다. 본 발명은 물론단지 그러한 경우로만 제한되지 않는다. 예를 들어, 버스트 길이를 기록 지연 시간에 연관시키는 변환표를 준비하고 버스트 길이에 따른 기록 지연 시간을 이러한 변환표로 선택하는 것은 다른 실시예로서 가능하다.

(제2 실시예)

도 15는 본 발명의 동작 원리를 설명하는 도면이다. 도 15에서, 명령 입력 수단(300)은 외부로부터 입력된 명령을 수신한다.

뱅크 선택 수단(301)은 뱅크군(304) 중에서 명령에 대응하는 소정의 뱅크를 선택한다.

버스트 전송 수단(302)은 뱅크 선택 수단(301)에 의해 타겟으로서 선택된 뱅크로 버스트 전송을 실행한다.

버스트 전송 수단(302)이 버스트 전송을 개시할 때, 명령 입력 금지 수단(303)은 명령 입력 수단(300)이 새로운 명령 입력을 수신하는 것을 금지한다.

뱅크군(304)은 행렬, 로우 해독기, 컬럼 해독기 및 센스 앰프와 같은 복수의 저장 소자가 배치되는 셀을 포함하는 뱅크 세트이다. 뱅크 선택 수단(301)에 의해 타겟으로서 선택된 뱅크로 버스트 전송이 실행된다.

이하, 도 15의 동작이 설명될 것이다.

예를 들어, RD 명령이 명령 입력 수단(300)으로부터 입력되고 소정의 뱅크를 타겟으로 버스트 전송을 실행하기 위한 요청이 있는 경우에, 뱅크 선택 수단(301)은 뱅크군(304) 중에서 적절한 뱅크를 선택한다.

버스트 전송 수단(302)은 뱅크 선택 수단(301)에 의해 타겟으로 선택된 뱅크로 버스트 전송을 실행한다. 즉, 버스트 전송 수단(302)은 소정의 뱅크로부터의 블록내의 복수의 데이터 비트를 판독하여 그것을 외부에 출력한다.

버스트 전송 수단(302)은 버스트 전송을 개시할 때, 명령 입력 금지 수단(303)은 명령 입력 수단(300)이 명령을 입력하는 것을 금지한다. 그 결과, 명령 입력 수단(300)은 버스트 전송이 완료되기 전에 새로운 명령을 입력하지 않는다. 이로서 명령을 해독하는 과정을 구제할 수 있다. 그 결과, 동작 마진이 보증될 수 있어, 고속도 동작시에 조차도 안정한 동작이 실현될 수 있다.

전술된 바와 같이, 본 발명에 따른 반도체 기억 장치에서, 명령의 입력이 버스트 전송 동안에 금지된다. 이로서 명령의 해독 과정을 구제할 수 있다. 따라서,동작 마진이 보증될 수 있어, 고속도 동작시에 조차도 안정한 동작이 기대될 수 있다.

본 발명의 실시예가 이하 설명될 것이다.

도 16은 본 발명의 실시 구조를 도시하는 도면이다. 도 16에 도시된 바와 같이, 본 발명에 따른 반도체 기억 장치는 제어부(220), 뱅크A(230) 및 뱅크B(240)를 포함하고 있다. 뱅크A(230)는 셀(231), 컬럼 해독기(232), 로우 해독기(233), 센스 앰프(SA)(234) 및 입력-출력(I/O) 회로(235)를 포함하고 있다. 유사하게, 뱅크B(240)는 셀(241), 컬럼 해독기(242), 로우 해독기(243), SA(244) 및 I/O 회로(245)를 포함하고 있다.

제어부(220)는 CLK 신호, CMD 신호, ADD 신호, DATA 신호등을 입력하여 그것을 각각의 장치부에 제공한다. 또한, 데이터를 전송하는 경우에, 제어부(220)는 소정의 뱅크를 선택하여 데이터를 판독하거나 또는 데이터를 그것에 기록한다.

뱅크A(230)내의 셀(231)은 행렬과 같이 배치된 기억 소자군을 포함하고 데이터 입력을 기억한다.

로우 해독기(233)는 데이터를 입력하거나 또는 데이터를 출력할 경우에 로우 어드레스를 기초하여 셀(231)내에 소정의 로우를 지정한다.

컬럼 해독기(232)는 데이터를 입력하거나 또는 출력할 경우에 컬럼 어드레스를 기초하여 셀(231)내의 소정의 컬럼을 지정한다.

SA(234)는 소정의 이득에 의해 셀(231)로부터의 판독 신호를 증폭하여 그것을 디지털로 전환한다.

I/O 회로(235)는 데이터 입력 및 데이터 출력에 관한 동작을 제어한다.

뱅크B(240)의 구조는 뱅크A(230)의 구조와 동일하여, 뱅크B(240)의 설명은 생략될 것이다.

도 17은 도 16에 도시된 제어부(220)의 상세 구조를 도시하는 도면이다.

CLK 입력 단자(201)는 외부로부터 입력된 CLK 신호를 수신한다. CMD 입력 단자(202)는 외부로부터 입력된 CMD 신호를 수신한다. ADD 입력 단자(203)는 외부로부터 입력된 ADD 신호를 수신한다.

CLK 입력 회로(204)는 CLK 입력 단자(201)로부터 입력된 CLK 신호를 파형 정형하여 그것을 CMD 입력 회로(205), ADD 입력 회로(206) 및 버스트 길이 카운터(209)에 제공한다.

CMD 입력 회로(205)는 CMD 입력 단자(202)로부터 입력된 CMD 신호를 파형 정형하여 그것을 CMD 해독기(207)에 제공한다.

ADD 입력 회로(206)는 ADD 입력 단자(203)로부터 입력된 ADD 신호를 파형 정형하여 그것을 버스트 길이 판정 회로(208)에 제공한다.

만약 버스트 길이 카운터(209)로부터 제공된 인에이블 신호가 하이 상태라면, CMD 해독기(207)는 CMD 입력 회로(205)로부터 CMD 신호를 취득하여, 그 것을 해독하고, RD 명령 및 WR 명령을 추출하여, 그것을 버스트 길이 카운터(209)에 제공한다. 만약 버스트 길이 카운터(209)로부터 제공된 인에이블 신호가 하이 상태에 있지 않다면, CMD 해독기(207)는 CMD 신호를 취득하지 않는다.

버스트 길이를 설정하도록 하는 명령이 예를 들어, 장치 기동시에 입력된다면, 버스트 길이 판정 회로(208)는 명령을 분석하여 설정된 버스트 길이를 판정한다.

만약 RD 명령 또는 WR 명령이 입력되고 버스트 전송이 개시된다면, 버스트 길이 카운터(209)는 버스트 어드레스를 리셋하도록 요청하고, CLK 신호에 동기하여 버스트 길이를 카운트하여, 버스트 어드레스 생성 회로(250)가 버스트 어드레스를 카운트업하도록 요청한다. 또한, 버스트 전송이 개시될 때, 버스트 길이 카운터(209)는 인에이블 신호를 로우 상태로 변화시켜 새로운 명령의 취득을 금지한다.

어드레스 수신 회로(251)는 버스트 어드레스 생성 회로(250)로부터 제공된 버스트 어드레스(BADD)를 파형 정형하여 내부 어드레스(IADD)로 출력한다.

도 18은 도 16에 도시된 I/O 회로(235)의 구조를 도시하는 도면이다. 도 18에 도시된 바와 같이, I/O 회로(235)는 인버터(260∼265)와, NOR 소자(266)와, CMOS 스위치(267,268)와, NOR 소자와 인버터를 포함하는 OR 소자(270∼273)와, NAND 소자와 인버터를 포함하는 AND 소자(274∼277)와, MOS 스위치(280∼287, 290∼297)를 포함하고 있다.

인버터(260)는 버스트 길이가 4인 경우에 하이 상태인 BL4 신호를 전환하여 그 결과를 AND 소자(274,275)에 제공한다.

NOR 소자(266)는 BL4 신호 및 RD/WR 신호의 논리합을 전환하여 그 결과를 인버터(261) 및 CMOS 스위치(267,268)에 제공한다.

인버터(261)는 NOR 소자(266)로부터 출력을 전환하여 그 결과를 CMOS 스위치(267,268)에 제공한다.

NOR 소자(266)로부터 출력이 하이 상태이다면, CMOS 스위치(267)는 ON 상태가 된다.

인버터(262)는 CMOS 스위치(267)로부터의 출력을 전환하여 그 결과를 CMOS 스위치(268)에 공급한다. 인버터(263)는 인버터(262)로부터의 출력을 전환하여 그 결과를 인버터(262)의 입력에 피드백시킨다.

만약 NOR 소자(266)로부터 출력이 로우 상태이다면, CMOS 스위치(268)는 ON 상태가 된다.

인버터(264)는 CMOS 스위치(268)로부터 출력을 전환하여 그 결과를 OR 소자(270) 및 AND 소자(274)에 제공한다. 인버터(265)는 인버터(264)로부터 출력을 전환하여 그 결과를 인버터(264)의 입력에 피드백시킨다.

인버터(261∼265) 및 CMOS 스위치(267∼268)는 주파수 분할 회로를 형성하고 RD/WR 신호 입력의 주파수는 이러한 회로에 의해 2로 분주된다. 분주된 신호는 출력 신호(N1)로 출력된다. 인버터(264)는 분주된 신호를 전환하여 그 결과를 출력 신호(N2)로 출력한다.

OR 소자(270)는 인버터(264) 및 BL4 신호로부터의 출력의 논리합을 찾아 그 것을 출력한다.

OR 소자(271)는 BL4 신호 및 CMOS 스위치(268)로부터의 출력의 논리합을 찾아 그것을 출력한다.

OR 소자(272)는 상위 비트 또는 하위 비트를 선택하기 위한 A# 신호와 BL4 신호의 논리합을 찾아 그 결과를 출력한다.

OR 소자(273)는 상위 비트 또는 하위 비트를 선택하기 위한 NA# 신호("N"은 전환 신호를 의미함)와 BL4 신호의 논리합을 찾아 그 결과를 출력한다.

AND 소자(274)는 인버터(260)로부터의 출력과 인버터(264)로부터의 출력의 논리곱을 찾아 그것을 출력한다.

AND 소자(275)는 CMOS 스위치(268)로부터의 출력과 인버터(260)로부터의 출력의 논리곱을 찾아 그것을 출력한다.

AND 소자(276)는 OR 소자(272)로부터의 출력과 뱅크를 선택하기 위한 NBA# 신호의 논리곱을 찾아 그것을 출력한다.

AND 소자(277)는 OR 소자(273)로부터의 출력과 뱅크를 선택하기 위한 NBA# 신호의 논리곱을 찾아 그것을 출력한다.

OR 소자(270)로부터의 출력인 SW1a 신호가 하이 상태로 변화할 때, MOS 스위치(280,281)는 ON 상태가 되어 DB#1 및 DB#2를 센스 앰프(234)의 출력(a,b)에 각각 결합시킨다.

AND 소자(274)로부터의 출력인 SW1c 신호가 하이 상태로 변화할 때, MOS 스위치(282,283)는 ON 상태가 되어 DB#1 및 DB#2를 센스 앰프(234)의 출력(c,d)에 각 각 결합시킨다.

AND 소자(275)로부터의 출력인 SW3a 신호가 하이 상태로 변화할 때, MOS 스위치(284,285)는 ON 상태가 되어 DB#3 및 DB#4를 센스 앰프(234)의 출력(a,b)에 각각 결합시킨다.

OR 소자(271)로부터의 출력인 SW3c 신호가 하이 상태로 변화할 때, MOS 스위치(286,287)는 ON 상태가 되어 DB#3 와 DB#4를 센스 앰프(234)의 출력(c,d)에 각각 결합시킨다.

AND 소자(276)로부터의 출력이 하이 상태로 변화할 때, MOS 스위치(290∼293)는 ON 상태가 된다. 그 결과, MOS 스위치(290)는 MOS 스위치(280)를 센스 앰프(234)의 출력과 결합시키고, MOS 스위치(291)는 MOS 스위치(284)를 센스 앰프(234)의 출력과 결합시키고, MOS 스위치(292)는 MOS 스위치(281)를 센스 앰프(234)의 출력(b)과 결합시키고, MOS 스위치(293)는 MOS 스위치(285)를 센스 앰프(234)의 출력(b)에 결합시킨다.

AND 소자(277)로부터의 출력이 하이 상태로 변화할 때, MOS 스위치(294∼297)는 ON 상태가 된다. 그 결과, MOS 스위치(294)는 MOS 스위치(282)를 센스 앰프(234)의 출력(c)에 결합시키고, MOS 스위치(295)는 MOS 스위치(286)를 센스 앰프(234)의 출력(c)에 결합시키고, MOS 스위치(296)는 MOS 스위치(283)를 센스 앰프(234)의 출력(d)에 결합시키고, MOS 스위치(297)는 MOS 스위치(287)를 센스 앰프(234)의 출력(d)에 결합시킨다.

도 19는 도 16에 도시된 I/O 회로(245)의 상세 구조를 도시하는 도면이다. 도 18의 부분에 대응하는 도 19의 부분은 동일한 기호로 표시되어 있고 그것에 대한 설명은 생략될 것이다.

I/O 회로(235)에 비교되어, ADD 소자(276,277)에 입력된 NBA# 신호는 BA# 신호로 변화된다.

이에 부가하여, 도 18의 하위 우측부에 나타낸 센스 앰프로부터의 출력인 QA는 QB로 변화된다.

이러한 상황을 제외하고, I/O 회로(245)의 구조는 도 18에 도시된 I/O 회로의 구조와 동일하다.

상기 실시예의 동작은 이하 설명될 것이다.

반도체 기억 장치가 개시되고 버스트 길이를 설정하기 위한 모드 레지스터 설정 명령이 CMD 입력 단자(202)로부터 입력될 때, CMD 해독기(207)는 버스트 길이를 설정하기 위한 요청이 있다는 것을 검출하여 버스트 길이 판정 회로(208)에 그 취지를 전달한다.

버스트 길이 판정 회로(208)는 ADD 입력 단자(203)로부터 입력된 버스트 길이를 설정하는 데이터를 취득하여 버스트 길이를 판정한다. 예를 들어, 만약 버스트 길이로 2가 입력된다면, 버스트 길이 판정 회로(208)는 그것을 인식하여 버스트 길이 카운터(209)에 그 취지를 전달한다.

그 결과, 버스트 길이가 설정될 것이다.

이하, 상기 방식으로 버스트 길이가 2로 설정되는 경우의 상세한 동작이 설명될 것이다.

도 20(B)에 도시된 바와 같이, 뱅크B(240)로부터 데이터 판독을 요청하기 위한 RDB 명령이 도 20(A) 도시된 0 번째 클록의 리딩 에지에서의 CMD 입력 단자(202)에 제공될 때, CMD 해독기(207)는 CMD 입력 회로(205)를 통해 이러한 RDB 명령을 수신하여 그것을 해독한다. 그 결과, CMD 해독기(207)가 뱅크B(240)으로부터 데이터를 판독하도록 하는 요청이 있다는 것을 인식하여 버스트 길이 카운터(209)에 그 취지를 전달한다.

버스트 길이 카운터(209)는 RESET 신호를 버스트 어드레스 생성 회로(250)에 제공한다. 그 결과, 버스트 어드레스 생성 회로(250)는 ADD 입력 회로(206)로부터 제공된 버스트 전송을 위해 리딩 어드레스를 취득하여 그것을 BADD로 출력한다. 또한, 버스트 어드레스 생성 회로(250)는 CLK 신호에 동기하여 버스트 길이 카운터(209)로부터 제공된 UP 신호에 동기하여 이전에 수신된 어드레스를 카운트업하여, 제2 비트 및 다음의 하위 비트에 대한 BADD로 출력한다.

어드레스 수신 회로(251)는 버스트 어드레스 생성 회로(250)로부터 제공된 BADD를 파형 정형하여 그것을 내부 어드레스(IADD)로 출력한다.

어드레스 수신 회로(251)로부터 출력된 내부 어드레스(IADD)는 DB#1∼DB#4를 선택하기 위해 제어부(220)에 사용될 것이다.

버스트 전송 중에, 버스트 길이 카운터(209)는 인에이블 신호를 로우 상태로 유지하여 CMD 해독기(207)에 제공한다. 인에이블 신호가 로우 상태에 있을 때, CMD 해독기(207)는 CMD 입력 회로(205)로부터 새로운 명령의 취득을 예약한다. 따라서, 만약 버스트 전송이 개시된다면, 새로운 명령의 입력이 금지될 것이다.

이러한 실시예의 동작은 RDB 명령이 입력되는 경우에 대응하고, 뱅크B(240)가 데이터가 판독되는 뱅크로 지정된다. 따라서, BA# 신호는 하이 상태(도 22(H)를 보라)에 있고 NBA# 신호는 로우 상태(도 21(H)를 보라)에 있다. 그 결과, 도 18에 도시된 뱅크A(230)내의 AND 소자(276,277)로부터의 출력은 로우 상태가 되고, 모든 MOS 스위치(290∼297)는 OFF 상태가 되어 DB#1∼DB#4에 대한 출력이 금지된다.

한편, 도 19에 도시된 뱅크B(240)의 I/O 회로(245)에서, BL4 신호는 로우 상태가 되어, OR 소자(272,273)으로부터의 출력은 A# 신호 및 NA# 신호에 따라 하이 상태 또는 로우 상태가 된다. 구체적으로, A# 신호가 하이 상태일 때, OR 소자(272)로부터의 출력은 하이 상태이고 OR 소자(273)로부터의 출력은 로우 상태이다. A# 신호가 로우 상태일 때, OR 소자(272)로부터의 출력은 로우 상태이고 OR 소자(273)으로부터의 출력은 하이 상태이다.

전술한 바와 같이, 만약 뱅크B(240)가 선택되면, BA# 신호는 하이 상태이다. 따라서, 도 19에 도시된 AND 소자(276)로부터의 출력인 AA# 신호(도 22(I)를 보라)와, 도 19에 도시된 AND 소자(277)로부터의 출력인 NAA# 신호(도 22(J)를 보라)는 OR 소자(272,273)로부터의 출력에 따라 하이 상태 또는 로우 상태가 된다.

이러한 실시예에서, 도 22(J)에 도시된 바와 같이, NAA# 신호는 BA# 신호에 동기하여 하이 상태가 된다. 따라서, NAA# 신호가 하이 상태가 될 때, MOS 스위치(294∼297)는 ON 상태로 변화한다.

도 22(G)에 도시된 바와 같이, 도 19에 도시된 SW3a 신호 및 SW3c 신호는 N1 신호(도 22(D)를 보라)로부터 생성되어 NAA# 신호에 동기하여 하이 상태가 된다. 따라서, 센스 앰프(244)의 출력(c,d)은 DB#3 및 DB#4에 각각 결합될 것이다. 그 결과, QB21 및 QB22는 DB#3 및 DB#4(도 22(K) 및 도 22(L)를 보라)에 각각 전송될 것이다.

다음으로, 도 20(B)에 도시된 뱅크A(230)로부터 데이터의 판독을 요청하는 RDA 명령이 도 20(A)에 도시된 제1 클록의 리딩 에지에서의 CMD 입력 단자(202)에 제공될 때, CMD 해독기(207)는 CMD 입력 회로(205)를 통해 이러한 RDA 명령을 수신하여 그것을 해독한다. 그 결과, CMD 해독기(207)는 뱅크A(230)으로부터 데이터를 판독하도록 하는 요청이 있다는 것을 인식하여 버스트 길이 카운터(209)에 그 취지를 전달한다.

버스트 길이 카운터(209)는 RESET 신호를 버스트 어드레스 생성 회로(250)에 제공한다. 그 결과, 버스트 어드레스 생성 회로(250)는 ADD 입력 회로(206)로부터 제공된 버스트 전송에 대한 리딩 어드레스를 취득하여 그것을 BADD로 출력한다. 또한, 버스트 어드레스 생성 회로(250)는 CLK 신호에 동기하여 버스트 길이 카운터(209)로부터 제공된 UP 신호에 동기하여 이전에 수신된 어드레스를 카운트업하고, 그것을 제2 및 하위 비트에 대한 BADD로 출력한다.

어드레스 수신 회로(251)는 버스트 어드레스 생성 회로(250)으로부터 제공된 BADD를 파형 정형하여 그것을 내부 어드레스(IADD)로 출력한다.

어드레스 수신 회로(251)로부터 내부 어드레스(IADD) 출력이 DB#1∼DB#4를 선택하기 위해 제어부(220)내에 사용될 것이다.

버스트 전송 중에, 버스트 길이 카운터(209)는 인에이블 신호를 로우 상태로 유지하여 CMD 해독기(207)에 제공한다. 이것은 상기 경우와 동일하다. 인에이블 신호가 로우 상태에 있을 때, CMD 해독기(207)는 CMD 입력 회로(205)로부터 새로운 명령을 취득하는 것을 예약한다. 따라서, 만약 버스트 전송이 개시된다면, 새로운 명령의 입력은 금지될 것이다.

이러한 실시예의 동작은 RDA 명령이 입력되는 경우에 대응하고, 뱅크A(230)이 데이터가 판독되는 뱅크로 지정된다. 따라서, NBA# 신호는 하이 상태(도 21(H)를 보라)에 있고 BA# 신호는 로우 상태(도 22(H)를 보라)에 있다. 그 결과, 도 18에 도시된 뱅크B(240)내의 AND 소자(276,277)로부터 출력은 로우 상태가 되고, 모든 MOS 스위치(290∼297)는 오프 상태가 되고, DB#1∼DB#4에 대한 출력은 금지된다.

한편, 도 19에 도시된 뱅크A(230)의 I/O 회로(235)에서, BL4 신호는 로우 상태가 되어, OR 소자(272,273)로부터의 출력은 A# 신호 및 NA# 신호에 따라 하이 상태 또는 로우 상태가 된다. 구체적으로, A# 신호가 하이 상태일 때, OR 소자(272)로부터의 출력은 하이 상태가 되고 OR 소자(273)로부터의 출력은 로우 상태가 된다. A# 신호가 로우 상태일 때, OR 소자(272)로부터의 출력은 로우 상태이고 OR 소자(273)로부터의 출력은 하이 상태이다.

전술된 바와 같이, 만약 뱅크A(230)가 선택된다면, NBA# 신호는 하이 상태가 된다. 따라서, AND 소자(276)로부터의 출력인 AA# 신호(도 21(I)를 보라)와 AND 소자(277)로부터의 출력인 NAA# 신호(도 21(J)를 보라)는 OR 소자(272,273)로부터의 출력에 따라 하이 상태 또는 로우 상태가 된다.

이러한 실시예에서, 도 21(J)에 도시된 바와 같이, AA# 신호는 NBA# 신호에 동기하여 하이 상태가 된다. 따라서, AA# 신호가 하이 상태가 될 때, MOS 스위치(294∼297)는 ON 상태로 변화한다.

도 21(F)에 도시된 바와 같이, SW1a 신호 및 SW1c 신호는 N2 신호(도 21(E)를 보라)로부터 생성되어 AA# 신호에 동기하여 하이 상태가 된다. 따라서, 센스 앰프(234)의 출력(a,b)은 DB#1 및 DB#2에 각각 결합될 것이다. 그 결과, QA11 및 QA12는 DB#1 및 DB#2(도 21(K) 및 도 22(L)를 보라)에 각각 전송될 것이다.

요약하면, 도 20에 도시된 바와 같이, 만약 RDB 또는 RDA 명령이 CLK 신호(도 20(A)를 보라)의 리딩 에지에서 입력된다면, 이러한 명령에 응답하는 버스트 어드레스는 버스트 어드레스 생성 회로(250)에 의해 생성되어 뱅크A(230) 및 뱅크B(240)에 제공된다. 이때에, BA# 신호 및 NBA# 신호는 뱅크가 선택되는 각각의 뱅크를 도시하고 있다. 소정의 출력은 MOS 스위치(280∼287 및 290∼297)에 의해 선택되고, 도 20(C)∼20(F)에 도시된 바와 같이 데이터는 DB#1∼DB#4에 출력된다.

이러한 경우에, DB#1 및 DB#2에 대한 데이터 출력과 DB#3 및 DB#4에 대한 데이터 출력 사이의 하나의 클록에 대응하는 시프트가 있다. 또한, 출력 사이클가 두개의 출력 사이클와 동일하다. 따라서, 동작 주파수가 증가한다면, 동작 마진이 보증될 수 있다.

또한, 버스트 길이 카운터(209)로부터의 인에이블 신호는 CMD 해독기(207)가 버스트 전송 중에 새로운 명령을 해독하는 것을 금지한다. 이로서 해독에 필요한 과정을 구제할 수 있고 고속도 동작시에 동작 마진이 보증될 수 있다. 이에 부가하 여, 버스트 전송이 버스트 길이 카운터(209)를 실행하고 있다는 것을 나타내는 NOP를 제공하는 CMD 해독기(207)의 필요성이 존재하지 않는다.

또한, 버스트 길이가 최대의 버스트 길이(상기 실시예에서, 최대 버스트 길이는 4이고 버스트 길이는 2로 설정됨)보다 작은값으로 설정된다면, 데이터 버스는 분할되고 이러한 분할된 데이터 버스를 대신 사용함으로써 데이터가 전송된다. 그 결과, 각각의 데이터 비트 전송 시간이 연장될 수 있고 고속도 동작시에 마진은 보증될 수 있다.

상기 실시예에서, 뱅크A(230)가 DB#1 및 DB#2를 차지하고 뱅크B(240)가 DB#3 및 DB#4를 차지하는 경우가 예로서 설명되었다. 그러나, RD 명령이 입력되는 타이밍에 의존하여, 뱅크A(230)는 DB#3 및 DB#4를 차지하고 뱅크B(240)은 DB#1 및 DB#2를 차지하는 경우일 수 있다.

이하에서, 버스트 길이가 4로 설정된 경우에 실행되는 동작이 설명될 것이다.

반도체 기억 장치가 기동되고 버스트 길이를 설정하기 위한 모드 레지스터 설정 명령이 CMD 입력 단자(202)로부터 입력될 때, CMD 해독기(207)는 버스트 길이를 설정하기 위한 요청이 있다는 것을 검출하여 버스트 길이 판정 회로(208)에 그취지를 전달한다.

버스트 길이 판정 회로(208)는 ADD 입력 단자(203)로부터 입력된 데이터를 취득하여 버스트 길이를 판정한다. 예를 들어, 만약 버스트 길이가 4로 설정되면, 버스트 길이 판정 회로(208)는 그것을 인식하여 버스트 길이 카운터(209)에 그 취 지 를 전달한다.

RDA 명령이 버스트 길이가 4로 설정된 후에 도 23(A)에 도시된 CLK 신호의 0번째 리딩 에지에서 입력될 때, CMD 해독기(207)는 그것을 검출하여 버스트 길이 카운터(209)에 그 취지를 전달한다.

버스트 길이 카운터(209)는 RESET 신호를 버스트 어드레스 생성 회로(250)에 제공한다. 그 결과, 버스트 어드레스 생성 회로(250)는 ADD 입력 회로(206)로부터 버스트 전송에 대한 리딩 어드레스를 취득하여, BADD를 생성하고, 그것을 어드레스 수신 회로(251)를 통해 뱅크A(230) 및 뱅크B(240)에 제공한다.

버스트 길이 카운터(209)는 인에이블 신호를 로우 상태로 유지하고 CMD 해독기(207)에 제공하여, 새로운 명령의 해독이 금지될 것이다.

이러한 실시예에서의 동작은 RDA 명령이 입력되는 경우에 대응되고, 뱅크A(230)는 선택된다. 따라서, 도 18에 도시된 NBA# 신호는 하이 상태에 있고, 도 19에 도시된 BA# 신호는 로우 상태에 있다. 그 결과, 도 19에 도시된 뱅크B(240)내의 모든 MOS 스위치(290∼297)는 OFF 상태가 되고 뱅크B(240)으로부터의 출력은 정지된다.

한편, 도 18에 도시된 뱅크A(230)에서, 인버터(260)로부터의 출력은 로우 상태가 되어, AND 소자(274,275)로부터의 출력은 로우 상태가 된다. BL4 신호는 하이 상태가 되어, OR 소자(270,271)로부터의 출력은 하이 상태가 된다. 따라서, MOS 스위치(280, 281, 286 및 287)는 ON 상태가 된다.

이때에, BL4 신호가 OR 소자(272,273)에 제공되어, 그것으로부터의 출력은 하이 상태가 된다. NBA# 신호는 하이 상태가 된다. 따라서, 모든 MOS 스위치(290∼297)는 ON 상태가 된다.

그 결과, 도 23(C)∼23(F)에 도시된 바와 같이, QA11∼QA14는 DB#1∼DB#4에 각각 출력될 것이다.

다음에, RDB 명령이 CLK 신호의 제2의 리딩 에지에서 입력될 때, CMD 해독기(207)는 그것을 검출하여 버스트 길이 카운터(209)에 그 취지를 전달한다.

버스트 길이 카운터(209)는 RESET 신호를 버스트 어드레스 생성 회로(250)에 제공한다. 그 결과, 버스트 어드레스 생성 회로(250)는 ADD 입력 회로(206)로부터 버스트 전송에 대한 리딩 어드레스를 취득하고, BADD를 생성하고, 그것을 어드레스 수신 회로(251)를 통해 뱅크A(230) 및 뱅크B(240)에 제공한다.

이러한 실시예의 동작은 RDB 명령이 입력되는 경우에 대응하고, 뱅크B(240)가 선택된다. 따라서, 도 18에 도시된 NBA# 신호는 로우 상태가 되고 도 19에 도시된 BA# 신호는 하이 상태가 된다. 그 결과, 도 18에 도시된 뱅크B(240)내의 모든 MOS 스위치(290∼297)가 OFF 상태가 되고 뱅크A(230)으로부터의 출력은 정지된다.

한편, 도 19에 도시된 뱅크B(240)에서, 인버터(260)로부터의 출력은 로우 상태가 되어, AND 소자(274,275)로부터의 출력은 로우 상태가 된다. BL4 신호는 하이 상태가 되어, OR 소자(270,271)로부터의 출력은 하이 상태가 된다. 따라서, MOS 스위치(280,281,286,287)는 ON 상태가 된다.

이때에, BL4 신호는 OR 소자(272,273)에 제공되어, 그것으로부터의 출력은 하이 상태가 된다. NBA# 신호는 하이 상태가 된다. 따라서, 모든 MOS 스위치(290 ∼297)는 ON 상태가 된다.

그 결과, 도 23(C)∼23(F)에 도시된 바와 같이, QA11∼QA14는 DB#1∼DB#4에 각각 출력될 것이다.

이것은 버스트 길이가 4로 설정되는 경우에 실행되는 동작이다. 전술된 바와 같이, 만약 버스트 길이가 4로 설정된다면, 소정의 뱅크는 BA# 신호 또는 NBA# 신호에 의해 선택되고, 출력(a∼d)은 DB#1∼DB4#에 각각 출력될 것이다. 따라서, 종래 경우에 실행되는 동일한 동작이 실현될 수 있다.

그러나, 상기 실시예에서, 버스트 전송 중에 새로운 명령의 입력이 금지(인터럽트가 디스에이블되는 경우)되는 경우가 설명되었다. 이하, 인터럽트가 인에이블되는 경우에 실행된 동작이 설명될 것이다.

도 24는 버스트 길이가 4로 설정되고 인터럽트가 인에이블되는 경우에 최대의 버스트 길이인 8을 갖는 반도체 기억 장치에서 실행되는 동작을 설명하는 도면이다.

이러한 실시예에서, RD2 명령은 RD1 명령을 인터럽트한다. DB#5∼DB#8(도 24(G)∼24(J)를 보라)에 도시된 바와 같이, 동작 사이클은 본래 4 클록이다. 그러나, 만약 인터럽트가 이러한 방식으로 인에이블 된다면, 동작 사이클은 DB#1∼DB#4(도 24(C)∼24(F)를 보라)에 도시된 바와 같이, 3 클록이 될 것이다. 즉, 동작 마진은 더욱 비좁아질 것이다.

따라서, 인터럽트를 허용하지 않는 사양이 채용되어 본 발명의 실시예는 더욱더 큰 효과를 생성할 것이다.

상기 실시예에 도시된 회로는 단순예이다. 본 발명은 물론 이러한 회로로 제한되지 않는다.

또한, 일예로 최대 버스트 길이가 4인 경우에 대한 실시예가 설명되었다. 그러나, 본 발명은 또한 다른 경우에 적용될 수 있는 것이 사실이다.

또한, 상기 실시예에서, 인터럽트를 금지하는 수단은 반도체 기억 장치내에 위치하지만, 반도체 기억 장치 외부에 위치할 수 있다. 이러한 경우에, 전술된 동일한 효과가 버스트 전송 중에 명령을 CMD 입력 단자(202)에 제공하는 것을 금지함으로써 취득될 수 있다.

(제3 실시예)

도 25는 본 발명의 동작 원리를 설명하는 도면이다. 도 25에 도시된 바와 같이, 본 발명에 따른 반도체 기억 장치는 어드레스 입력 수단(401)과, 데이터 입력 수단(402)과, 버스트 전송 수단(403)과, 버스트 전송 길이 지정 수단(404)과, 데이터 입력 제한 수단(405)과, 셀(406)을 포함하고 있다.

어드레스 입력 수단(401)은 입력된 수신지의 어드레스를 수신한다.

데이터 입력 수단(402)은 전송되는 입력 데이터를 수신한다. 이러한 실시예에서, 상위 비트군에 대응하는 데이터 #1과 하위 비트군에 대응하는 데이터 #2가 입력된다.

버스트 전송 수단(403)은 데이터 입력 수단(402)을 통해 입력된 데이터 #1 및 데이터 #2를 어드레스 입력 수단(401)을 통해 입력된 어드레스에 대응하는 셀(406) 영역으로 버스트 전송을 수행한다.

버스트 전송 길이 지정 수단(404)은 버스트 전송 수단(403)에 의해 지정된 버스트 길이를 수신한다. 이러한 실시예에서, 데이터 #1에 대응하는 버스트 전송 길이 #1 및 데이터 #2에 대응하는 버스트 전송 길이 #2가 입력된다.

버스트 전송 길이 0이 버스트 전송 길이 지정 수단(404)에 의해 지정된다면, 데이터 입력 제한 수단(405)은 데이터 입력 수단(402)으로부터의 데이터 입력을 제한한다.

도 25의 동작이 이하 설명될 것이다.

버스트 전송이 실행되는 경우에 수신지를 나타내는 어드레스가 어드레스 입력 수단(401)에 입력되고 4 비트 및 0 비트가 각각 버스트 전송 길이 #1 및 버스트 전송 길이 #2로 버스트 전송 길이 지정 수단(404)에 입력된다고 가정한다.

버스트 전송 수단(403)은 어드레스 입력 수단(401)을 통해 입력된 수신지의 어드레스와, 버스트 전송 길이 지정 수단(404)을 통해 입력된 버스트 전송 길이 #1 과 버스트 전송 길이 #2를 취득하여, 그것의 내부 회로에 설정한다.

데이터 입력 제한 수단(405)은 버스트 전송 길이 지정 수단(404)으로부터 제공된 버스트 전송 길이 #1과 버스트 전송 길이 #2를 참조한다. 이러한 경우에, 버스트 전송 길이 #2는 0으로 설정되어, 데이터 입력 제한 수단(405)은 데이터 입력 수단(402)에 요청하여 데이터 #2의 입력을 제한한다.

어드레스 등이 입력된 후에 소정의 시간(지연 시간에 응답하는 시간)이 경과할 때, 데이터 입력 수단(402)은 단지 데이터 #1를 입력하여 그것을 버스트 전송 수단(403)에 제공한다.

버스트 전송 수단(403)은 데이터 입력 수단(402)으로부터 제공된 데이터 #1만을 어드레스 입력 수단(401)으로부터 제공된 어드레스에 대응하는 셀(406)의 소정의 영역으로 버스트 전송을 실행한다.

그 결과, 데이터의 상위 비트군만이 셀(406)에 전송될 것이다. 이러한 실시예에서, 단지 상위 비트군만이 전송되는 경우가 실시예로서 설명되었다. 그러나, 단지 하위 비트군만이 전송될 수 있다.

전술된 바와 같이, 본 발명에 따른 반도체 기억 장치에서, 단지 데이터의 상위 비트군 또는 하위 비트군만이 셀에 전송될 수 있다.

상기 실시예에서, 상위 비트군 및 하위 비트군으로 데이터가 분할된다. 그러나, 데이터를 분할하는 다른 방법이 물론 적용될 수 있다.

또한, 상기 실시예에서, 버스트 전송 길이에 따라 데이터 입력이 제한된다. 그러나, 버스트 전송은 버스트 전송 길이에 따라 제한될 수 있다.

본 발명의 실시예가 이하 설명될 것이다.

도 26은 본 발명에 따른 반도체 기억 장치의 구조를 도시하는 도면이다. 도 26에 도시된 바와 같이, 본 발명에 따른 반도체 기억 장치는 제어부(431)와, 셀(432)과, 로우 해독기(433)와, 컬럼 해독기(434)와, 센스 앰프(SA)(435)와, I/O 회로(436)를 포함하고 있다.

제어부(431)는 클록(CLK) 신호, 명령(CMD) 신호, 어드레스(ADD) 신호, 데이터 스트로브(DS) 신호, DATA 신호를 입력하여, 그것을 장치의 각각의 부분에 제공한다. 또한, 제어부(431)는 기록의 경우에 소정의 타이밍으로 데이터를 판독한다. 또한, 판독의 경우에, 제어부(431)는 소정의 어드레스로부터 데이터를 판독하여 그것을 출력한다.

셀(432)은 행렬과 같이 배치된 기억 소자군을 포함하여 입력 데이터를 기억한다.

로우 해독기(433)는 로우 어드레스를 기초하여 셀(432)내에 소정의 로우를 지정한다.

컬럼 해독기(434)는 컬럼 어드레스를 기초하여 셀(432)내에 소정의 컬럼을 지정한다.

SA(435)는 소정의 이득에 의해 셀(432)로부터 판독 신호를 증폭하여 그것을 디지털 신호로 전환한다.

I/O 회로(436)는 데이터 입력 및 데이터 출력에 관한 동작을 제어한다.

도 27은 도 26에 도시된 제어부(431)의 상세 구조를 도시하는 도면이다.

도 27에 도시된 바와 같이, 제어부(431)는 CLK 입력 단자(431a)와, CMD 입력 단자(431b)와, ADD 입력 단자(431c)와, DS 입력 단자(431d)와, DATA 입력 단자(431e)와, CLK 입력 회로(431f)와, CMD 입력 회로(431g)와, ADD 입력 회로(431h)와, DS 입력 활성화 판정 회로(431i)와, DS 입력 회로(431j)와, DATA 입력 회로(431k)와, CMD 해독기(431m)와, 버스트 길이 판정 회로(431n)를 포함하고 있다. 도 27에 점선으로 싸여진 것과 동일한 다른 부분(도시되지 않음)이 있다. 2 개의 부분 중의 하나는 상위 비트군에 대한 것이고 다른 하나는 하위 비트군에 대한 것이다.

CLK 입력 단자(431a)는 입력된 CLK 신호를 수신한다. CMD 입력 단자(431b)는입력된 CMD 신호를 수신한다. ADD 입력 단자(431C)는 입력된 ADD 신호를 수신한다. DS 입력 단자(431d)는 입력된 DS 신호를 수신한다. DATA 입력 단자(431e)는 입력된 DATA 신호를 수신한다.

CLK 입력 회로(431f)는 버퍼등을 포함하고 CLK 입력 단자(431a)로부터 입력된 CLK 신호를 CMD 입력 회로(431g), ADD 입력 회로(431h) 및 DS 입력 활성화 판정 회로(431i)에 제공한다.

CLK 신호에 동기하여, CMD 입력 회로(431g)는 CMD 입력 단자(431b)로부터 입력된 CMD 신호를 취득하여 그것을 CMD 해독기(431m)에 제공한다.

CLK 신호에 동기하여, ADD 입력 회로(431h)는 ADD 입력 단자(431c)로부터 입력된 ADD 신호를 취득하여 그것을 버스트 길이 판정 회로(431n)에 제공한다.

DS 입력 활성화 판정 회로(431i)는 버스트 길이 판정 회로(431n)에 의해 판정된 버스트 길이(VW)에 따라 데이터 스트로브 인에이블(DSE) 신호가 활성화되도록 한다.

DS 입력 활성화 판정 회로(431i)로부터 제공된 DSE 신호가 활성화될 때, DS 입력 회로(431j)는 DS 입력 단자(431d)로부터 DS 신호를 입력하여 그것을 DATA 입력 회로(431k)에 제공한다.

DS 신호가 DS 입력 회로(431j)로부터 제공될 때, DATA 입력 회로(431k)는 DATA 입력 단자(431e)로부터 데이터를 입력하여 그것을 도 26에 도시된 I/O 회로(436)에 제공한다.

CMD 해독기(431m)는 CMD 입력 회로(431g)로부터 입력된 CMD 신호를 해독한다. 만약 버스트 길이(버스트 길이 설정 명령)를 설정하기 위한 명령이 있다면, CMD 해독기(431m)는 그것을 버스트 길이 판정 회로(431n)에 제공한다.

버스트 길이 설정 명령이 CMD 해독기(431m)로부터 제공될 때, 버스트 길이 판정 회로(431n)는 ADD 입력 회로(431h)로부터 제공된 데이터를 참조함으로써 버스트 길이를 판정하여 그것을 DS 입력 활성화 판정 회로(431i)에 제공한다.

상기 실시예의 동작이 이하 설명될 것이다. 이러한 실시예의 기본 동작은 도 28을 참조하여 간략히 설명될 것이고, 도 29를 참조하여 상세한 동작이 설명될 것이다.

도 28는 DATA 입력 단자(도 27에 도시된 DATA 입력 단자(431e)에 대응함)로부터 데이터를 셀(도 26에 도시된 셀(432)에 대응함)에 어떻게 전송하는 가를 도시하는 도면이다.

도 28에 도시된 바와 같이, DATA 입력 단자(T1∼T8)에 입력된 8-비트 데이터 는 상위 비트군 및 하위 비트군으로 분할되어 연속적인 어드레스(ADD1,ADD2)에서 상위 비트군 및 하위 비트군으로서 기억된다.

최대의 버스트 길이는 물리적인 버스트 길이이고 반도체 기억 장치의 구조에 의존한다. 버스트 길이(모드 레지스터 설정(MRS))는 예를 들어, 장치의 개시시에 제공된 초기화를 위한 MRS 명령에 의해 설정된다. 버스트 길이(VW)는 데이터 기록시에 VW 명령에 의해 지정되고 상기 MRS 명령에 의해 설정된 버스트 길이보다 짧거나 또는 동일하다.

도 28은 8비트 데이터가 단순화를 위한 일예로 입력된 경우를 도시하고 있다. 그러나, 이러한 실시예에서, 16 비트 데이터가 입력되어 상위 8 비트와 하위8 비트로 분할된다.

이러한 실시예의 상세 동작이 이하 설명될 것이다.

도 26에 도시된 반도체 기억 장치가 기동될 때, 제어 장치(도시되지 않음)는 버스트 길이를 4로 설정하기 위한 명령을 CMD 입력 단자(431b)에 제공한다.

CMD 해독기(431m)는 CMD 입력 회로(431g)를 통해 버스트 길이 설정 명령을 취득하여 버스트 길이를 설정하기 위한 요청이 있다는 것을 검출한다.

그후, 제어 장치는 버스트 길이가 설정되는 값인 4를 나타내는 데이터를 ADD 입력 단자(431c)에 제공한다.

버스트 길이 판정 회로(431n)는 ADD 입력 회로(431h)를 통해 이러한 데이터를 취득하여, 버스트 길이가 4라는 것을 판정하여, DS 입력 활성화 판정 회로(431i)와 DATA 입력 회로(431k)에 BL=4라는 것을 전달한다. 또한, CMD 해독기(431m)는 버스트 길이가 4 이도록 I/O 회로(436)를 설정한다.

이하, 버스트 길이(도 28에 도시된 버스트 길이(MRS))의 설정이 완료된다.

도 29를 참조하여, 버스트 길이가 4로 설정되는 경우에 데이터를 기록하기 위한 동작이 이하 설명될 것이다.

WR1 명령(도 29(B)를 보라)은 도 29(A)에 도시된 CLK 신호의 0번째 리딩 에지에서 CMD 입력 단자(431b)에 입력되고, VWU=1(도 29(D)를 보라) 및 VWL=1(도 29(I)를 보라)은 입력된다고 가정한다. VWU(variable write upper)는 상위 8비트의 버스트 길이를 설정하기 위한 명령이고 VWL(variable write lower)은 하위 8비트의 버스트 길이를 설정하기 위한 명령이다.

CMD 입력 회로(431g)는 CMD 입력 단자(431b)로부터 입력된 명령을 CMD 해독기(431m)에 제공한다.

CMD 해독기(431m)는 명령을 해독하여, 데이터를 기록하도록 하는 요청이 있다는 것을 검출하여, 버스트 길이 판정 회로(431n)에 그 취지를 전달한다.

전술된 바와 같이, 도 27에 점선으로 싸인 것과 동일한 다른 부분(도시되지 않음)이 있다. 이러한 2 개의 부분중의 하나는 상위 비트군에 대한 것이고 나머지 하나는 하위 비트군에 대한 것이다. 기록 및 VWU에 대한 요청이 CMD 해독기(431m)에 의해 상위 8비트(상위 비트 회로)에 대응하는 회로에 제공된다. 기록 및 VWL에 대한 요청이 CMD 해독기(431m)에 의해 하위 8비트(하위 비트 회로)에 대응하는 회로에 제공된다.

상위 비트 회로 및 하위 비트 회로는 이하 분리하여 설명될 것이다.

(1) 상위 비트 회로의 동작

상위 비트 회로내의 버스트 길이 판정 회로(431n)는 데이터를 기록하도록 하는 요청이 있다는 것을 CMD 해독기(431m)로부터의 요청에 의해 인식하고, 버스트 길이가 ADD 입력 회로(431h)를 통해 취득되는 VWU에 의해 설정되어야만 하는 값(=1)을 인식하여, 이러한 값에 관하여 DS 입력 활성화 판정 회로(431i) 및 DATA 입력 회로(431k)에 전달한다.

기록 요청이 있은 후에 소정의 시간(기록 지연 시간에 대응하는 시간)이 경 과할 때, DS 입력 활성화 판정 회로(431i)는 데이터 스트로브 인에이블(DSE) 신호를 하이 상태로 변경시킨다. 그 결과, DS 입력 회로(431j)는 DS 입력 단자(431d)로부터 입력된 DS 신호를 수신하여 그것을 DATA 입력 회로(431k)에 제공한다.

DS 신호가 DS 입력 회로(431j)로부터 제공될 때, DATA 입력 회로(431k)는 도 29(C)에 도시된 바와 같이, DATA 입력 단자(431e)로부터 상위 8 비트의 데이터의 입력을 개시한다.

VWU는 1로 설정되어, DATA 입력 회로(431k)는 입력 데이터(D11∼D14) 중에서 상위 8 비트의 데이터(D11)만을 내부 데이터 버스 #U1(도 29(E)∼29(H)를 보라)를 통해 I/O 회로(436)에 전송한다.

(2) 하위 비트 회로의 동작

한편, 하위 비트 회로내의 버스트 길이 판정 회로(431n)는 데이터를 기록하도록 하는 요청이 있다는 것을 CMD 해독기(431m)로부터의 요청에 의해 인식하고, 버스트 길이가 ADD 입력 회로(431h)를 통해 취득된 VWL에 의해 설정되어야 하는 값(=1)을 인식하여, 이러한 값에 관하여 DS 입력 활성화 판정 회로(431i)와 DATA 입력 회로(431k)에 전달한다.

기록에 대한 요청이 있은 후에 소정의 시간(기록 지연 시간에 대응하는 시간)이 경과할 때, DS 입력 활성화 판정 회로(431i)는 DSE 신호를 하이 상태로 변경시킨다. 그 결과, DS 입력 회로(431j)는 DS 입력 단자(431d)로부터 입력된 DS 신호를 수신하여 그것을 DATA 입력 회로(431k)에 제공한다.

DS 신호가 DS 입력 회로(431j)로부터 제공될 때, DATA 입력 회로(431k)는 도 29(C)에 도시된 바와 같이, DATA 입력 단자(431e)로부터 하위 8 비트의 데이터의 입력을 개시한다.

VWL이 1로 설정되어, 하위 비트 회로내의 DATA 입력 회로(431k)는 입력 데이터(D11∼D14) 중에서 하위 8비트의 데이터(D11) 만을 내부 데이터 버스 #L1(도 29(J)∼29(M)를 보라)를 통해 I/O 회로(436)에 전송한다.

이것은 WR1 명령이 입력되는 경우에 상위 비트 회로 및 하위 비트 회로에 관한 동작이다.

그후, WR2 명령이 도 29(A)에 도시된 CLK 신호의 제2의 리딩 에지에서 입력되고 VWU=4 및 VWL=4가 입력될 때, 전술된 동일한 동작이 실행되고 데이터(D21∼D24)는 CLK 신호의 제3의 리딩 에지에서 판독된다.

VWU=4 여서, 상위 비트 회로내의 DATA 입력 회로(431k)는 상위 8 비트의 데이터(D21∼D24)를 각각 내부 데이터 버스(#U1∼#U4)(도 29(E)∼도 29(H)를 보라)를 통해 I/O 회로(436)에 전송한다.

또한, VWL=4 여서, 하위 비트 회로내의 DATA 입력 회로(431k)는 하위 8비트의 데이터(D21∼D24)를 각각 내부 데이터 버스(#L1∼#L4)(도 29(J)∼29(M)를 보라)를 통해 I/O 회로(436)에 전송한다.

그후, WR3 명령이 도 29(A)에 도시된 CLK 신호의 제3의 리딩 에지에서 입력되고 VWU=2 및 VWL=0이 입력될 때, 전술된 동일한 동작이 실행되고 데이터(D31∼D34)는 CLK 신호의 제5의 리딩 에지에서 판독된다.

VWU=2 여서, 상위 비트 회로내의 DATA 입력 회로(431k)는 하위 8 비트의 데 이터(D31,D32)를 각각 내부 데이터 버스(#U1∼#U2)(도 29(E)∼29(H)를 보라)를 통해 I/O 회로(436)에 전송한다.

또한, VWL=0 여서, 하위 비트 회로내의 DATA 입력 회로(431k)는 데이터를 I/O 회로(436)(도 29(J)∼29(M)를 보라)에 전송하지 않는다. 그 결과, 하위 바이트는 셀(432)에 기록되지 않을 것이다.

전술된 바와 같이, 상위 또는 하위 바이트의 기록은 VWU 또는 VWL을 0으로 설정함으로써 예약될 수 있다.

상기 실시예에서, 하위 바이트 데이터의 기록이 예약된다. 그러나, 상위 바이트의 데이터 기록 또한 예약될 수 있다. 이러한 경우에, WVU=0은 입력되어야 할 것이다. 그후, 전술된 동일한 동작이 실행되고 상위 바이트 데이터의 기록이 예약될 것이다.

그러나, VWU 또는 VWL을 지정하기 위한 전용 어드레스는 존재하지 않는다. 일반적으로, 프리 어드레스가 사용된다. 예를 들면, 로우 어드레스 및 컬럼 어드레스가 한번에 하나씩 수신된다고 가정한다. 보통, 컬럼 어드레스에 사용되는 비트 개수는 로우 어드레스에 사용되는 비트의 개수보다 적어서, 로우 어드레스를 위해 준비된 몇몇의 어드레스 단자는 컬럼 어드레스가 수신될 때에 프리하게 될 것이다. 도 30∼33에 도시된 바와 같이, 예를 들어, 이러한 프리 어드레스가 VWU 및 VWL에 부여될 수 있다.

도 30은 버스트 길이가 2(BL=2)인 경우에 VWU 및 VWL을 컬럼 어드레스에 부여하는 일예를 도시하는 도면이다. 이러한 예에서, 상위 바이트에 대한 VWU는 A0 및 A1으로 부여되고, 하위 바이트에 대한 VWL은 A2 및 A3로 부여된다. 구체적으로, 만약 A0 및 A1이 각각 0 및 0 이다면 VWU는 0, A0 및 A1이 각각 1 및 0이다면 VWU는 1, 만약 A0 및 A1이 각각 0 및 1이다면 VWU=2가 부여된다. 이것은 하위 바이트에 대한 VWL과 동일하다.

도 31은 버스트 길이가 4(BL=4)인 경우에 VWU 및 VWL을 컬럼 어드레스에 부여하는 일예를 도시하는 도면이다. 이러한 실시예에서, 상위 바이트에 대한 VWU는 A0 및 A1으로 부여되고 하위 바이트에 대한 VWL은 A2 및 A3로 부여된다. 구체적으로, 만약 A0 및 A1이 각각 0 및 0 이다면 VWU=0, 만약 A0 및 A1이 각각 1 및 0이다면 VWU=1, 만약 A0 및 A1이 각각 0 및 1이다면 VWU=2, 만약 A0 및 A1이 각각 1 및 1이다면 VWU=4가 부여된다. 이것은 로우 차수 바이트에 대한 VWL과 동일하다.

도 32는 버스트 길이가 8(BL=8)인 경우에 VWU 및 VWL을 컬럼 어드레스에 부여하는 일예를 도시하는 도면이다. 이러한 예에서, 상위 바이트에 대한 VWU는 A0∼A2로 부여되고 하위 바이트에 대한 VWL은 A3∼A5로 부여된다. 구체적으로, 만약 A0, A1 및 A2가 각각 0, 0 및 0 이다면 VWU=0, 만약 A0, A1 및 A2가 각각 1, 0 및 0 이다면 VWU=1, 만약 A0, A1 및 A2가 각각 0,1,0이다면 VWU=2, 만약 A0,A1 및 A2가 각각 1,1,0 이다면 VWU=4, 만약 A0, A1 및 A2가 0, 0, 1 이다면 VWU=8이 부여된다. 이것은 하위 바이트에 대한 VWL과 동일하다.

도 33은 버스트 길이가 16(BL=16)인 경우에 VWU 및 VWL를 컬럼 어드레스에 부여하는 일예를 도시하는 도면이다. 이러한 실시예에서, 상위 바이트에 대한 VWU는 A0∼A2에 부여되고 하위 바이트에 대한 VWL은 A3∼A5에 부여된다. 구체적으로, 만약 A0, A1 및 A2가 각각 0, 0, 0 이다면 VWU=0, 만약 A0, A1 및 A2가 각각 1, 0, 0 이다면 VWU=1, 만약 A0, A1 및 A2가 각각 0,1,0 이다면 VWU=2, 만약 A0, A1 및 A2가 각각 1, 1, 0 이다면 VWU=4, 만약 A0, A1 및 A2가 각각 0, 0, 1 이다면 VWU=8, 만약 A0, A1 및 A2가 각각 1, 0, 1 이다면 VWU=16이 부여된다. 이것은 하위바이트에 대한 VWL과 동일하다.

전술된 바와 같이, 이러한 실시예에서, 버스트 길이는 VWU 또는 VWL에 의해 0 으로 설정될 수 있어, 상위 또는 하위 바이트의 전송이 예약될 수 있다. 따라서, 상위 바이트 또는 하위 바이트 중의 어느 하나의 바이트는 셀(432)에 기록될 수 있다.

또한, 이러한 실시예에서, 상위 바이트 및 하위 바이트의 기록은 VWU 및 VWL에 의해 예약될 수 있다. 그러한 전송 모드는 예를 들어 기록 지연 시간을 갖는 반도체 기억 장치 상의 성능 시험을 실행하는데 효율적이라고 고려된다.

즉, 기록 지연 시간을 갖는 반도체 기억 장치에서, 만약 어드레스에 대한 기록 명령이 제공된다면, 명령이 입력된 후에 입력되어 기록되는 데이터의 수신 과정이 그러한 사이클로 실행된다. 다음의 기록 명령이 입력될 때, 데이터는 실제로 셀(432)에 기록될 것이다.

따라서, 성능 시험이 그러한 반도체 기억 장치에서 실행될 때, 어드레스에 대한 기록 명령이 최초로 입력된 후, 더미 기록 명령이 이전에 입력된 데이터의 기록을 완료하도록 하기 위해 입력되어야 한다. 그러한 경우에, 더미 데이터는 이전에 입력된 데이터에 영향을 미칠 수 있어, 더미 데이터는 0으로 설정되는 VWU 및 VWL로 기록되어야 할 것이다. 그후, 더미 데이터는 셀(432)에 전송되지 않을 것이고, 그러한 문제를 피할 수 있다.

상기 실시예에서, 만약 VWU 또는 VWL이 0 이다면, 셀(432)로의 데이터의 전송이 예약된다. 그러나, 전술된 동일한 효과가 DATA 입력 단자(431e)로부터의 데이터 수신을 금지함으로써 취득될 수 있고, 도 26에 도시된 것과 동일하다.

또한, 상기 실시예에서, 데이터는 상위 비트군 및 하위 비트군으로 분할되고 각각의 비트군에 대한 VW가 제공된다. 그러나, 데이터를 분할하는 다른 방법이 물론 적용될 수 있다.

도 26 및 도 27에 도시된 구조는 단순예이다. 본 발명이 그러한 경우로 제한되지 않는다는 것은 당연하다.

전술된 바와 같이, 복수의 데이터 비트가 외부 명령에 응답하여 연속적으로 전송되는 버스트 모드를 갖는 본 발명에 따른 반도체 기억 장치는 데이터를 버스트 모드에 전송하기 위한 전송 수단과, 버스트 모드내에 전송된 복수의 데이터 비트의 개수를 설정하는 전송 개수 설정 수단과, 기록 명령의 입력을 수신하는 기록 명령 입력 수단과, 기록 명령이 입력된 후에 경과한 시간을 측정하기 위한 타이밍 수단과, 전송 개수 설정 수단에 의해 설정된 데이터 비트의 개수에 따라 데이터의 기록이 개시되기 전에 경과한 시간을 설정하기 위한 기록 개시 시간 설정 수단을 포함하고 있다. 이로서 효율적으로 데이터 전송이 가능하다.

또한, 정보 처리 장치는 복수의 데이터 비트가 외부 명령에 응답하여 블록으로 연속적으로 전송된 버스트 모드를 갖고, 버스트 모드내에 전송된 복수의 데이터 비트의 개수를 설정하는 전송 개수 설정 수단과, 기록 명령의 입력을 수신하는 기록 명령 입력 수단과, 기록 명령이 입력된 후에 경과한 시간을 측정하기 위한 타이밍 수단과, 소정의 명령을 전송 개수 설정 수단에 제공하여 복수의 데이터 비트의 개수를 지정하는 전송 개수 설정 수단 및 전송 개수 지정 수단에 의해 설정된 데이터 비트 개수에 따라 데이터의 기록이 개시되기 전에 경과한 시간을 설정하는 기록 개시 시간 설정 수단을 포함하고 있다. 이로서 정보 처리 장치의 처리 속도를 개선할 수 있다.

전술된 바와 같이, 본 발명에 따르면, 소정의 뱅크내의 복수의 데이터 비트가 단일 명령을 입력함으로써 연속적으로 액세스되는 버스트 전송 모드를 갖는 복수의 뱅크를 갖는 반도체 기억 장치는 입력된 명령을 수신하는 명령 입력 수단과, 상기 명령에 대응하는 소정의 뱅크를 선택하는 뱅크 선택 수단과, 뱅크 선택 수단에 의해 타겟으로 선택된 뱅크로 버스트 전송을 실행하는 버스트 전송 수단과, 버스트 전송 수단에 의해 버스트 전송이 개시되는 경우에 명령 입력 수단이 새로운 명령 입력을 수신하는 것을 금지하는 명령 입력 금지 수단을 포함하고 있다. 이로서 고속 동작시에도 안정한 동작을 실현시킬 수 있다.

또한, 복수의 뱅크를 갖는 반도체 기억 장치는 복수의 뱅크를 서로 결합시키는 n 비트의 폭을 갖는 버스와, n 비트의 폭을 갖는 버스의 일부를 사용함으로써 제1의 데이터 전송 수단과 소정의 뱅크 사이의 데이터를 전송하는 제1의 데이터 전송 수단과, 제1 뱅크에 의해 사용되지 않는 비트의 일부 또는 전체를 사용하여 제2의 데이터 전송 수단과 다른 뱅크 사이의 데이터를 전송하는 제2의 데이터 전송 수 단을 포함하고 있다. 이로서 버스트 길이가 최대의 버스트 길이보다 적은 값으로 설정되는 경우에 조차 안정한 동작이 가능하다.

또한, 소정의 뱅크내의 복수의 데이터가 단일 명령을 입력함으로써 연속적으로 액세스되는 버스트 전송 모드를 갖는 복수의 뱅크를 갖고, 입력된 명령을 수신하는 명령 입력 수단과, 상기 명령에 대응하는 소정의 뱅크를 선택하는 뱅크 선택 수단과, 뱅크 선택 수단에 의해 타겟으로 선택된 뱅크로 버스트 전송을 실행하는 버스트 전송 수단과, 버스트 전송이 버스트 전송 수단에 의해 개시되는 경우에 명령 입력 수단이 새로운 명령을 제공하는 것을 금지하는 반도체 기억 장치 외부에 위치되는 명령 프로비젼 금지 수단을 포함하고 있다. 이로서 고속도 동작시에 조차 안정적으로 동작하는 정보 처리 장치를 제공하는 것이 가능하다.

전술된 바와 같이, 본 발명에 따르면, 복수의 데이터 비트는 하나의 어드레스를 지정함으로써 연속적으로 전송되는 버스트 전송 모드를 갖는 반도체 기억 장치는 입력된 어드레스를 수신하는 어드레스 입력 수단과, 입력된 복수의 데이터 비트를 수신하는 데이터 입력 수단과, 데이터 입력 수단을 통해 입력된 복수의 데이터 비트의 어드레스 입력 수단을 통해 입력된 어드레스에 대응하는 셀영역으로의 버스트 전송을 실행하는 버스트 전송 수단과, 버스트 전송 수단에 의해 지정된 전송 길이를 수신하는 버스트 전송 길이 지정 수단과, 버스트 전송 길이 0이 버스트 전송 길이 지정 수단에 의해 지정되는 경우에 데이터 입력 수단으로부터 데이터 입력을 제한하는 데이터 입력 제한 수단을 포함하고 있다. 이로서 반도체 기억 장치 상에서 성능 테스트를 실행하는 경우에, 기록 데이터 비트가 서로 방해하지 않게 할 수 있다.

또한, 복수의 데이터 비트가 하나의 어드레스를 지정함으로써 연속적으로 전송되는 버스트 전송 모드를 갖는 반도체 기억 장치는 입력된 어드레스를 수신하는 어드레스 입력 수단과, 입력된 복수의 데이터 비트를 수신하는 데이터 입력 수단과, 데이터 입력 수단을 통해 입력된 복수의 데이터 입력 비트의 어드레스 입력 수단을 통해 어드레스 입력에 의해 지정된 셀영역으로의 버스트 전송을 실행하는 버스트 전송 수단과, 버스트 전송 수단에 의해 지정된 전송 길이를 수신하는 버스트 전송 길이 지정 수단과, 버스트 전송 길이가 버스트 전송 길이 지정 수단에 의해 0으로 지정되는 경우에 버스트 전송 수단에 의한 전송을 제한하는 전송 제한 수단을 포함하고 있다. 이로서 데이터의 일부를 기록할 수 있다.

전술된 내용은 본 발명 원리의 단지 예시일 뿐이다. 또한, 많은 변경이 당업자에 의해 쉽게 행해질 수 있기 때문에, 본 발명은 본 발명을 도시하고 설명한 것과 동일한 구성 및 응용으로만 제한하는 것이 아니라 첨부하는 청구항의 기술적 범위내에서 가능한 모든 변경을 포함한다.

본 발명의 반도체 기억 장치로 버스트 길이에 따라 최적의 기록 지연 시간을 설정할 수 있고, 고속 동작을 허용할 수 있고, 비트군에 의해 데이터를 셀에 기록할 수 있다. 반도체 기억 장치 및 정보 처리 장치는 데이터가 반도체 기억 장치내에 기록되는 속도를 개선시킨다.

Claims (19)

1. 외부 명령에 응답하여 복수의 데이터 비트를 연속적으로 전송하는 버스트 모드를 갖는 반도체 기억 장치에 있어서,

   데이터를 버스트 모드로 전송하는 전송부와;

   상기 버스트 모드로 전송되는 복수의 데이터 비트의 개수를 설정하는 전송 개수 설정부와;

   기록 명령의 입력을 수신하는 기록 명령 입력부와;

   상기 기록 명령이 입력된 후에 경과한 시간을 측정하는 타이밍부와;

   상기 전송 개수 설정부에 의해 설정된 데이터 비트의 개수에 따라, 데이터의 기록이 개시되기 전에 경과하는 시간을 설정하는 기록 개시 시간 설정부를 포함하는 반도체 기억 장치.
2. 제1항에 있어서, 기록될 데이터가 입력되는 데이터 입력 단자는 판독된 데이터가 출력되는 데이터 출력 단자로서도 사용되는 것인 반도체 기억 장치.
3. 제1항에 있어서, 상기 기록 개시 시간 설정부는 데이터 비트 개수에 무관하게 정해진 소정의 시간과, 상기 데이터 비트 개수에 관계되는 시간에 따라 기록 개시 시간을 결정하는 것인 반도체 기억 장치.
4. 제1항에 있어서, 상기 전송 개수 설정부는 외부로부터 제공된 명령에 따라 전송되는 데이터 비트의 개수를 설정하는 것인 반도체 기억 장치.
5. 제1항에 있어서, 상기 타이밍부는 외부로부터 제공된 클록 신호에 따라 시간을 측정하는 것인 반도체 기억 장치.
6. 외부 명령에 응답하여 복수의 데이터 비트를 블록으로 연속적으로 전송하는 버스트 모드를 갖는 반도체 기억 장치로서, 상기 버스트 모드로 전송되는 복수의 데이터 비트의 개수를 설정하는 전송 개수 설정부와, 기록 명령의 입력을 수신하는 기록 명령 입력부와, 상기 기록 명령이 입력된 후에 경과한 시간을 측정하는 타이밍부와, 상기 전송 개수 설정부에 의해 설정된 데이터 비트 개수에 따라, 데이터 기록이 개시되기 전에 경과하는 시간을 설정하는 기록 개시 시간 설정부를 포함하는 상기 반도체 기억 장치와;

   소정의 명령을 상기 전송 개수 설정부에 제공하여 상기 복수의 데이터 비트의 개수를 지정하는 전송 개수 지정부를 포함하는 정보 처리 장치.
7. 복수의 뱅크를 구비하고, 단일 명령을 입력함으로써 소정의 뱅크내의 복수의 데이터 비트에 연속적으로 액세스하는 버스트 전송 모드를 갖는 반도체 기억 장치에 있어서,

   상기 명령의 입력을 수신하는 명령 입력부와;

   상기 명령에 대응하는 소정의 뱅크를 선택하는 뱅크 선택부와;

   상기 명령 입력부로부터 수신되는 신호에 기초하여, 뱅크 선택부에 의해 선택된 뱅크를 타겟으로 하여 버스트 전송을 실행하는 버스트 전송부와;

   버스트 전송이 상기 버스트 전송부에 의해 개시된 경우에, 상기 명령 입력부가 새로운 명령의 입력을 수신하는 것을 금지하는 명령 입력 금지부를 포함하는 반도체 기억 장치.
8. 제7항에 있어서, 상기 명령 입력 금지부는 상기 버스트 전송에 의해 전송되는 데이터 비트의 개수에 따라, 각각의 뱅크에 액세스하는 사이클을 변경함으로써 새로운 명령의 입력의 수신을 금지하는 것인 반도체 기억 장치.
9. 삭제
10. 삭제
11. 복수의 뱅크를 구비하고, 단일 명령을 입력함으로써 소정의 뱅크내의 복수의 데이터 비트에 연속적으로 액세스하는 버스트 전송 모드를 갖는 반도체 기억 장치로서, 상기 명령의 입력을 수신하는 명령 입력부와, 상기 명령에 대응하는 소정의 뱅크를 선택하는 뱅크 선택부와, 상기 명령 입력부로부터 수신되는 신호에 기초하여, 뱅크 선택부에 의해 선택된 뱅크를 타겟으로 하여 버스트 전송을 실행하는 버스트 전송부를 포함하는 상기 반도체 기억 장치와;

    버스트 전송이 상기 버스트 전송부에 의해 개시된 경우에, 상기 명령 입력부가 새로운 명령을 공급하는 것을 금지하는, 반도체 기억 장치 외부에 위치한 명령 공급 금지부를 포함하는 정보 처리 시스템.
12. 삭제
13. 제11항에 있어서, 상기 반도체 기억 장치는,

    복수의 뱅크를 서로 결합시키는 n 비트의 폭을 갖는 버스와;

    소정의 뱅크와의 사이에 상기 n 비트의 폭을 갖는 버스의 일부를 사용하여 데이터를 전송하는 제1 데이터 전송부와;

    다른 뱅크와의 사이에 상기 제1 뱅크가 미사용 비트의 일부 또는 전체를 사용하여 데이터를 전송하는 제2 데이터 전송부를 더 포함하는 것인 정보 처리 시스템.
14. 하나의 어드레스를 지정함으로써 복수의 데이터 비트를 연속적으로 전송하는 버스트 전송 모드를 갖는 반도체 기억 장치에 있어서,

    상기 어드레스의 입력을 수신하는 어드레스 입력부와;

    상기 복수의 데이터 비트의 입력을 수신하는 데이터 입력부와;

    상기 어드레스 입력부를 통해 입력된 어드레스에 대응하는 셀영역으로 상기 데이터 입력부를 통해 입력된 복수의 데이터 비트의 버스트 전송을 실행하는 버스트 전송부와;

    상기 버스트 전송부에 의해 지정된 전송 길이를 수신하는 버스트 전송 길이 지정부와;

    버스트 전송 길이가 버스트 전송 길이 지정부에 의해 "0"으로 지정된 경우에 상기 데이터 입력부로부터의 데이터 입력을 제한하는 데이터 입력 제한부를 포함하는 반도체 기억 장치.
15. 제14항에 있어서, 상기 버스트 전송 길이 지정부는 소정의 비트군 단위로 데이터의 버스트 전송 길이를 설정할 수 있고, 상기 데이터 입력 제한부는 상기 소정의 비트군 단위로 데이터 입력을 제한하는 것인 반도체 기억 장치.
16. 제14항에 있어서, 상기 데이터 입력부는 버스트 길이가 상기 버스트 전송 길이 지정부에 의해 지정된 후에 소정의 시간이 경과할 때 데이터 입력을 개시하는 것인 반도체 기억 장치.
17. 하나의 어드레스를 지정함으로써 복수의 데이터 비트를 연속적으로 전송하는 버스트 전송 모드를 갖는 반도체 기억 장치에 있어서,

    상기 어드레스의 입력을 수신하는 어드레스 입력부와;

    상기 복수의 데이터 비트의 입력을 수신하는 데이터 입력부와;

    상기 어드레스 입력부를 통해 입력된 어드레스에 의해 지정된 셀영역으로 상기 데이터 입력부를 통해 입력된 복수의 데이터 비트의 버스트 전송을 실행하는 버스트 전송부와;

    상기 버스트 전송부에 의해 지정된 전송 길이를 수신하는 버스트 전송 길이 지정부와;

    버스트 전송 길이가 상기 버스트 전송 길이 지정부에 의해 "0"으로 지정된 경우에 상기 버스트 전송부에 의한 전송을 제한하는 전송 제한부를 포함하는 반도체 기억 장치.
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