KR100713112B1 - 2층 배면 실-포함 웨이퍼 및, 웨이퍼 상의 2층 lto 배면 실 형성 방법 - Google Patents

2층 배면 실-포함 웨이퍼 및, 웨이퍼 상의 2층 lto 배면 실 형성 방법 Download PDF

Info

Publication number
KR100713112B1
KR100713112B1 KR1020047019006A KR20047019006A KR100713112B1 KR 100713112 B1 KR100713112 B1 KR 100713112B1 KR 1020047019006 A KR1020047019006 A KR 1020047019006A KR 20047019006 A KR20047019006 A KR 20047019006A KR 100713112 B1 KR100713112 B1 KR 100713112B1
Authority
KR
South Korea
Prior art keywords
layer
stress lto
lto layer
forming
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
KR1020047019006A
Other languages
English (en)
Other versions
KR20050004865A (ko
Inventor
진-싱 리
분-쿤 오우
Original Assignee
실트로닉 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실트로닉 아게 filed Critical 실트로닉 아게
Publication of KR20050004865A publication Critical patent/KR20050004865A/ko
Application granted granted Critical
Publication of KR100713112B1 publication Critical patent/KR100713112B1/ko
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/15—Diffusion of dopants within, into or out of semiconductor bodies or layers from the substrate during epitaxy, e.g. autodoping; Preventing or using autodoping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/66—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials
    • H10P14/668—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials
    • H10P14/6681—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials the precursor containing a compound comprising Si
    • H10P14/6682—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
    • H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
    • H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2

Abstract

본 발명은 웨이퍼용 2층 LTO 배면 실을 제공한다. 본 발명의 2층 LTO 배면 실은 웨이퍼의 주면 중 일면에 인접한 제1 주면 및 제2 주면을 가진 저응력 LTO층을 포함한다. 상기 2층 LTO 배면 실은 또한, 상기 저응력 LTO층의 제2 주면에 인접한 제1 주면 및 제2 주면을 가진 고응력 LTO층을 포함한다.
저온 산화물 배면 실, 실리콘 에피택셜 웨이퍼, 저응력 LTO층, 고응력 LTO층, 고주파 RF, 저주파 RF, 폴리실리콘층

Description

2층 배면 실-포함 웨이퍼 및, 웨이퍼 상의 2층 LTO 배면 실 형성 방법 {WAFER WITH TWO LAYER BACKSIDE SEAL AND METHOD FOR FORMING TWO LAYER LTO BACKSIDE SEAL ON WAFER}
본 발명은 저압 플라즈마 강화 화학증착법(Low Pressure Plasma Enhanced Chemical Vapour Deposition; LPPECVD)을 이용한 웨이퍼용 배면 실(backside seal)의 저온 산화물(Low Temperature Oxide; LTO) 증착 방법 및 특히 2층 LTO 배면 실에 관한 것이다.
오토도핑(autodoping)은 에피택셜 증착에 사용되는 실리콘 웨이퍼에서 발생되는 문제이다. 에피택셜 공정의 가열 사이클 과정에서, 고도로 도핑된(p+) 실리콘 기판은 기판의 배면을 통해 도펀트 원자를 확산시킴으로써 웨이퍼 전면(前面)에 의도하지 않은 과잉도핑(overdoping) 효과를 초래한다. 이러한 현상은 웨이퍼의 에지에서 가장 두드러진다. 이것은 에피택셜 도펀트 프로파일에서 대부분의 장치 제조자의 허용범위를 벗어나는 불균질성을 유발한다.
웨이퍼 상의 배면층은 오토도핑 효과를 감소시킨다.
SiO2층의 증착에는 여러 가지 기술이 이용된다. 이들 기술은 대별하여, 대기압 어플리케이션과 저압 어플리케이션 및 더 나아가 화학증착(CVD)에서 플라즈마 의 연소(플라즈마 강화: PE)를 활용하는 방법으로 구분되는데, 플라즈마 연소법은 실리콘과 산소 함유 캐리어 가스의 열분해형 표면 촉매를 이용한다.
헤이즈 또는 에피헤이즈(epi-haze)는 불균일한 표면 형태(미세조도(micro-roughness)), 또는 고농도의 표면 결함이나 표면 부근 결함으로 인한 비국소화(non-localised) 광산란이다. 반도체 웨이퍼에 있어서는 에피헤이즈가 낮거나 전혀 없어야 한다.
막 응력(film stress)은 웨이퍼 상의 막에 영향을 주는 압축력 또는 인장력이다. 막 응력이 높은 웨이퍼층은 막 응력이 낮은 웨이퍼층보다 더 쉽게 휨(warpage)이 일어난다.
기존 시스템 중 하나는 웨이퍼의 배면에 단일 LTO층을 제공한다. 그러나 제조된 상기 층은 일반적으로 500nm보다 두꺼우며, 웨이퍼 전면에서의 헤이즈 문제 및 웨이퍼의 휨 문제를 해소하지 못한다.
개괄적으로 일 측면에서, 본 발명은 제1 주면(major side)과 제2 주면을 가진 웨이퍼용인, 2층의 저온 산화물(LTO) 배면 실로서, 상기 웨이퍼의 주면 중 일면에 인접한 제1 주면, 및 제2 주면을 가진 저응력(low stress) LTO층; 및 상기 저응력 LTO층의 상기 제2 주면에 인접한 제1 주면, 및 제2 주면을 가진 고응력(high stress) LTO층을 포함한다.
개괄적으로 또 다른 측면에서, 본 발명은 2개의 주면을 가진 웨이퍼 상에 2층 LTO 배면 실을 형성하는 방법으로서, 제1 주면 및 제2 주면을 가진 저응력 LTO 층을 형성하되, 저응력 LTO층의 제1 주면은 상기 웨이퍼의 주면 중 일면 상에 있도록 형성하는 단계; 및 제1 주면 및 제2 주면을 가진 고응력 LTO층을 상기 저응력 LTO층의 제2 주면 상에 형성하는 단계를 포함한다.
개괄적으로 또 다른 측면에서, 본 발명은 pp+ 실리콘 에피택셜 웨이퍼로서, 제1 주면과 제2 주면을 가진 p+ 기판; 상기 p+ 기판의 상기 제1 주면에 인접한 제1 주면, 및 제2 주면을 가진 저응력 LTO층; 및 상기 저응력 LTO층의 상기 제2 주면에 인접한 제1 주면, 및 제2 주면을 가진 고응력 LTO 실리콘 산화물층을 포함한다.
개괄적으로 또 다른 측면에서, 본 발명은 nn+ 실리콘 에피택셜 웨이퍼로서, 제1 주면과 제2 주면을 가진 n+ 기판; 상기 n+ 기판의 상기 제1 주면에 인접한 제1 주면, 및 제2 주면을 가진 저응력 LTO층; 및 상기 저응력 LTO층의 상기 제2 주면에 인접한 제1 주면, 및 제2 주면을 가진 고응력 LTO 실리콘 산화물층을 포함한다.
본 발명의 바람직한 웨이퍼 형태에 대하여 한정하고자 하는 것이 아니고 단지 예로서 첨부하는 도면을 참조하여 보다 구체적으로 설명한다.
도 1은 2층 LTO 배면 실을 가진 실리콘 웨이퍼를 나타내고,
도 2는 웨이퍼 전면에 에피택셜층이 증착된 후의 LTO 배면 실을 가진 실리콘 웨이퍼를 나타낸다.
도 1은 배면 실을 형성하는 2개의 LTO층을 가진 실리콘 웨이퍼를 나타낸다. 기판(1)은 도핑된(p형 또는 n형) 실리콘이다. 도면의 층(2)은, 높은 실란(SiH4) 유량으로 고출력의 고주파 RF 파워를 사용하여 형성된 저응력 LTO층이다. 도면의 층(3)은, 후속하는 세정 공정중에 식각률(etch rate)이 낮은 고밀도 고응력 LTO층을 제공하도록 고출력의 저주파 RF를 사용하여 상기 층(2)에 증착된다.
저응력 LTO층(2)에 의해 웨이퍼 휨을 최소화하도록 웨이퍼의 기하학적 형태를 제어한다. 저응력 LTO층은 또한 에피택시 공정중 에피헤이즈를 개선하는 작용을 한다.
고응력 LTO층은 밀도가 높으므로 낮은 식각률을 가진다. 이에 따라 배면 실은 후속하는 세정 공정중에 단지 소량의 고응력 LTO층이 에칭에 이용되도록 저응력 LTO층을 유지시킬 수 있다. 저응력 LTO층은 또한 높은 증착률을 가지는데, 이것은 높은 처리율(throughput)을 의미한다. 식각률이 낮은 고응력 LTO층은 제조 비용의 절감을 제공한다.
LTO 플라즈마 공정은 통상 희석용으로 N2, 산소 운반 가스로서 N2O 및 실리콘 운반 가스로서 SiH4를 사용한다. 플라즈마상에서 이들 화합물은 각각의 이온 성분으로 해리되며 보다 이동성인 전자가 반응 쳄버와 결부된 고출력의 고주파 RF에 의해 가속되어 플라즈마를 타격한다. 플라즈마 내의 양이온과, 접지된 히터 블록 상에 놓인 웨이퍼 사이에는 작은 네거티브 전위가 존재한다. 이 전위차는 이온을 웨이퍼 표면 방향으로 가속시켜 웨이퍼 표면에서 이온은 실리콘 이산화물(SiO2)의 층을 형성한다.
고주파 및 저주파 RF 파워는 LPCVD 공정을 강화하기 위해 LTO 반응기에서 보편적으로 이용된다. 고주파 RF 파워는 전자를 가속화함으로써 플라즈마를 타격하는 데 이용되는 반면, 저주파 RF 파워는 형성하고자 하는 층의 고밀도화를 강화하는 데 이용되는데, 그것은 저주파 RF 파워가 더 많은 이온을 더 긴 시간 동안 이동하도록 유지하기 때문이다.
본 발명의 방법을 이용함으로써 내층은 낮은 응력을 가지고 외층은 높은 응력을 가진 이중층 LTO 배면 실을 구비한 웨이퍼가 형성된다. 일반적으로, 내층의 응력은 일반적으로 100 MPa 미만이고 외층의 응력은 300 MPa 미만이다. 내층은 웨이퍼의 에피헤이즈 및 웨이퍼의 기하학적 형태를 제어한다. 외층은 습식 벤치 세정(wet bench clean) 공정중에 배면층의 두께 감소를 제어한다.
표 1은 이중층 LTO 배면 실을 가진 웨이퍼를 제조하기 위한 일련의 단계를 나타낸다.
[표 1]
Figure 112004054990511-pct00001
표 1의 단계 5는 저응력 LTO층이 형성되는 압력, 시간, 온도, 고주파 RF 파워, 저주파 RF 파워, N2, N2O 및 SiH4의 바람직한 범위를 나타낸다. 저응력 LTO층을 형성하기 위해서는, 높은 실란 유량, 저출력의 저주파 RF, 고출력의 고주파 RF, 및 낮은 압력이 필요하다. 상기 유량, 파워, 압력 등은 표 1에 제시된 범위로부터 선택되는 것이 이상적이다. 여러 파라미터의 이러한 조합은 높은 증착률(일반적으로 5000∼12000 Å/분)을 제공하고, 저응력 SiO2층을 얻을 수 있게 한다. 이 층은 일반적으로 불완전한 SiO2 네트워크이다. 이 층은 거의 응력이 없는 상태로 웨이퍼를 유지하며 에피헤이즈 레벨을 향상시킨다. 이 층을 이용하여 웨이퍼의 에피헤이즈 레벨은 일반적으로 0.1∼1 ppm으로 감소된다. 고출력의 고주파 RF는 높은 증착률 및 낮은 막 응력을 생성한다. 이 단계에서 낮은 압력은 높은 실란 유량과 마찬가지로 높은 증착률을 생성하는 데 도움을 준다. 웨이퍼 상에 저응력층을 증착함으로써 에피택시 증착 후 웨이퍼의 구부러짐(bow)과 휨을 적게한다. 이것은 기존의 단일층 LTO 배면 실, 특히 두께가 500 nm보다 두꺼운 것으로는 성취하기 어렵다.
표 1의 단계 6은 고응력 LTO층이 형성되는 압력, 시간, 온도, 고주파 RF 파워, 저주파 RF 파워, N2, N2O 및 SiH4의 바람직한 범위를 나타낸다. 고응력 LTO층을 형성하기 위해서는, 고출력의 저주파 RF, 높은 압력 및 낮은 실란 유량이 필요하다. 상기 유량, 파워, 압력 등은 표 1에 제시된 범위로부터 선택되는 것이 이상적이다. 단계 6에서의 파라미터들의 조합은 낮은 증착률 및 고밀도 LTO층을 얻을 수 있게 한다. 고응력 LTO층을 형성하기 위해서 저주파 RF 파워는 단계 5의 경우보다 높게 선택되고, 실란 유량은 단계 5의 경우보다 낮게 선택되며, 압력은 단계 5의 경우보다 높게 선택된다. 습식 벤치 공정(HF 용액이 사용됨)에서 고응력 LTO층은, 단계 5에서 형성된 저응력층의 식각률에 비해 더 낮은 식각률, 바람직하게는 약 1/4에 해당하는 식각률을 갖는다. 고출력의 저주파 RF는, 증착층을 타격하는 이온 운동을 가속화하는 역할을 하여, 고응력의 고밀도층을 형성하는 바, 상기 층은 낮은 식각률을 갖는다. 높은 증착 압력은 낮은 증착률 및 막 응력이 높은 고밀도 필름을 생성하는 데 도움을 준다. 낮은 실란 유량도 낮은 증착률 및 막 응력이 높은 고밀도 필름의 생성에 도움을 준다.
LTO 배면 실을 형성하는 데 사용되는 공정에서, 고주파 RF는 일반적으로 13.56 MHz이고, 이것이 산업 표준이지만 임의의 적합한 주파수를 사용할 수 있다. 저주파 RF는 일반적으로 100 kHz 내지 600 kHz 범위이다. 보다 일반적으로 낮은 RF 주파수는 200 kHz로서 이것이 산업 표준이지만 임의의 적합한 주파수를 사용할 수 있다.
고응력 LTO층과 저응력 LTO층의 조합은 기존 단일층 LTO 배면 실 장치에 비해 시각적 에지 에피헤이즈에 대한 훨씬 큰 억제력을 제공한다. 이중층 배면 실은 높은 증착률을 가진다. 이 증착률은 기존의 단일층 LTO 배면 실에 비해 약 3배 더 높은 것이 이상적이며, 이것은 2층 배면 실의 증착에 있어서의 시간 효율성을 나타낸다.
저응력 및 고응력 LTO층의 증착은 연속식 플라즈마 공정인 것이 이상적이다. 이것은 2개의 LTO 배면 실층 사이에 네트워크를 형성하는 데 도움을 준다. 고응력층과 저응력층 사이에 네트워크를 형성하는 것의 이점은 이하에 더 설명하는 바와 같이 에피택시 증착 후에도 웨이퍼의 구부러짐 및 휨이 적다는 점을 포함한다. LTO 배면 실의 두께는 이러한 이점에 영향을 주지 않는다.
표 1의 공정 조건으로 증착된 저응력 LTO층은 습식 벤치 공정 및 에피택시에서 고응력 LTO 외측 필름보다 훨씬 높은 식각률을 가진다. 고응력 LTO 배면 실층은 습식 벤치 공정에서 낮은 식각률을 가진다. 외측 고응력 LTO층은 에피택셜 고온 어닐링 공정중 응력 방출(stress release)이 없으며, 에피택시 공정중 웨이퍼의 최종 기하학에 기여하는 바가 없다. 에피택시 공정중 웨이퍼의 최종 기하학에 대한 유일한 기여는 전면 에피택시층에 유래하며 에피택시 두께에 일부 관계된다.
다시 도 1을 참조하면, 도 1은 내측 저응력 LTO층(2) 및 외측 고응력 LTO층(3)을 가진 실리콘 웨이퍼(1)를 나타낸다. 고응력 LTO층(3)은 상기 층들의 상이한 밀도로 인해 저응력 LTO층(2)보다 낮은 식각률을 갖는다. 세정 공정 후, 상이한 식각률로 인해, 에피택시 어닐링 이전에 고응력 LTO층(3)이 저응력 LTO층(2) 위로 연장된다. 이것은 세정 공정중에 고응력 LTO층의 두께를 일부 제거함으로써 극복될 수 있다.
상기 2층의 LTO 배면 실이 형성된 후, 웨이퍼의 에지 영역 상의 모든 LTO막과 웨이퍼 전면의 모든 미량의 LTO막을 제거하기 위해 웨이퍼는 LTO 에지 제거 처리에 들어간다. 에지 제거는 일반적으로 0.006∼5 mm이다. 이 공정에서는 고응력 외측 LTO층의 두께가 감소되지 않는다.
에지 제거 공정에 이어서, 웨이퍼는 에지 폴리싱(edge polishing) 및 에지 폴리시 세정(edge polish cleaning) 처리된다. 에지 폴리싱 공정은 웨이퍼의 배면으로부터 LTO막을 전혀 제거하지 않는다. 에지 폴리시 세정에서는 HF 농도가 일반적으로 0.02∼0.5%인 HF/O3 용액이 사용된다. 에지 폴리시 세정 공정은 LTO 배면 실의 두께를 일반적으로 5∼30 nm 제거한다.
폴리싱 및 폴리시 세정 후, 포스트-폴리시 세정(post-polish cleaning)이 실행된다. 포스트-폴리시 세정은 LTO층의 일부분을 추가로 제거한다. 포스트-폴리시 세정에서의 HF 농도는 일반적으로 0.1∼1%이며, LTO 배면 실의 두께를 일반적으로 10∼50 nm 제거한다.
에피택시 전에 적어도 한 번의 습식 벤치 세정이 필요하다. 습식 벤치 세정은 일반적으로 0.1∼1% HF를 포함하며, 그 결과 LTO 배면 실의 두께가 1∼30 nm 제거된다.
외측 고응력 LTO층(3)의 뚜렷한 에지 형상을 제어하는 한 가지 방법은 다음과 같다: 제1 습식 벤치 공정에서, 고응력 LTO층보다 높은 식각률을 가진 내측 저응력 LTO층(2)을 에칭하고, 이로써 남겨지는 고응력 LTO층의 일부는 저응력 LTO층에 걸쳐지게 된다. 이것이 일어날 때 고응력 LTO층의 노출된 밑면은 고응력 LTO층의 정상부(top)와 마찬가지로 에칭되어 고응력 LTO층의 걸쳐진 부분이 고응력 LTO층의 나머지 부분의 2배 만큼의 식각률을 가지게 된다. 따라서, 에피택시 이전이라도, 외측 고응력 LTO층의 에지 형상은 정상부 두께 제어를 통해 제어된다.
이중층 LTO 배면 실은 포스트-에피 휨(post-epi warpage)에 대해 또 다른 효과를 가진다. LTO 배면 실의 외측 고응력층은 에피택시 도중에 막 응력 방출이 없다. PECVD LTO막이 다량의 부성분(by-element)을 함유하는, 불완전한 네트워크이라는 사실은 잘 알려져 있다. 예를 들면, SiOx, SiNHx 및 SiHx(여기서 x=1, 2, 3, 4)가 상기 부성분 중 일부이다. LTO층이 다공성일수록 더 많은 부성분을 가진다. 에피택시 고온 어닐링(일반적으로 1050∼1200℃의 온도) 도중에 부성분 탈기(outgasing) 및 필름 네트워크 재배열이 일어난다. 에피택시 도중 LTO층은 고밀도층으로 바뀌는 경향이 있으며, 상기 고밀도층은, 예를 들면, 유사한 포스트-에피 식각률과 같은 열 방식 실리콘 산화와 거의 동일한 성질을 갖는다. 이것은 에피택시 고온 어닐링 후에는, 사용된 증착 공정에 관계없이 상기 LTO막이 열 방식 산화와 거의 동일한 성질을 가진다는 것을 의미한다. 이중층 LTO 배면 실은 에피택시 후 단일층 LTO 배면 실과 동일한 식각률을 가진다. 이것은 도 2에 나타나 있는데, 에피택셜 물질층(5)이 웨이퍼(1) 상에 증착되어 있고, 고응력 LTO층 및 저응력 LTO층이 고밀도화되어 단일 LTO층(4)을 형성한다.
에피택시 공정중에 배면 실 두께의 추가적 감소가 일어난다. 고응력층에서는 일반적으로 2∼6%의 두께가 에피택시 도중에 소실된다. 저응력층의 경우는 일반적으로 3∼10%의 두께가 소실된다. 내측 저응력 LTO층에서의 두께 감소는 앞에서 설명한 바와 같은 LTO막 네트워크의 재배열에 관계된다.
그러나, 본 발명의 배면 실은 HF 용액에서 여전히 낮은 식각률을 갖는다. 이것은 에피택시 고온 어닐링 공정중에 수소 성분만 탈기될 수 있고 질소 성분은 실리콘 결합으로 결합되기 때문이다. 이것은 밀도가 높고 식각률이 낮은 LTO 배면 실 내에 Si-O-N 네트워크를 생성한다. LTO 배면 실의 네트워크 재배열이 이루어지는 동안 내측 저응력층의 밀도가 증가되고 이어서 외측 고응력층의 밀도가 증가된다. 고응력 LTO층과 저응력 LTO층이 모두 동일 내트워크에 속하며 동일한 재료로 형성되기 때문에, 이들 층 사이에는 내층과 웨이퍼 사이의 연결(connection)보다 더 양호한 연결이 있다. 이에 따라 웨이퍼 기하학 형태가 휨을 감소하도록 제어하여 고응력층의 낮은 식각률이 갖는 이점을 유지시킨다.
앞에서 설명한 2층 LTO 배면 실과 기존의 단일층 배면 실을 비교하면 2층 LTO 배면 실의 이점이 나타난다. 에피택시 전에 상기 2개의 실은 모두 웨이퍼의 기하학적 형태에 거의 동일한 기여를 한다. 에피택시 후, 단일층 LTO 실은 웨이퍼의 휨을 증가시키는 고응력 기여를 제공하지만, 2층 LTO 실은 동일한 웨이퍼 기하학 형태를 유지시킨다. 이 효과는 단일층 배면 실, 특히 두꺼운 배면 실(일반적으로 ＞500 nm)로는 달성할 수 없다.
2층 LTO 배면 실뿐 아니라 폴리실리콘층도 웨이퍼와 2층 LTO 배면 실 사이에 포함될 수 있다. 바람직하게 폴리실리콘층의 두께는 0.5∼2 ㎛ 범위이다. 폴리실리콘층은 불순물과 금속 오염물에 대한 외부 게터링(gettering)으로서 작용한다.
본 명세서에서 설명된 방법을 이용하여 형성되는 일반적인 2층 LTO 배면 실은 1000∼10000 Å의 두께를 갖는다. 에피 두께(epi-thickness)가 1∼20 ㎛이고 2층 LTO 배면 실을 구비한 웨이퍼는 ADE 용량 기구(capacitive tool)로 측정했을 때 일반적으로 50 ㎛ 미만, 보다 바람직하게는 30 ㎛ 미만, 가장 바람직하게는 25 ㎛ 미만의 휨을 갖는다. 웨이퍼는 또한 ADE 용량 기구로 측정했을 때 일반적으로 30 ㎛ 미만의 구부러짐, 보다 일반적으로 20 ㎛ 미만, 가장 일반적으로는 15 ㎛ 미만의 구부러짐을 갖는다. 2층 LTO 배면 실을 구비한 웨이퍼의 일반적인 국소화 광 산란체(localised light scatterers; LLS)는, KLA Tencor SPI 또는 그와 동등한 레이저 산란 기구로 측정했을 때, 다음과 같다: LLS＞0.128 ㎛, 웨이퍼당 100 미만, 일반적으로는 웨이퍼당 30 미만; LLS＞0.155 ㎛, 웨이퍼당 50 미만, 일반적으로는 웨이퍼당 10 미만; LLS＞0.193 ㎛, 웨이퍼당 30 미만, 일반적으로는 웨이퍼당 10 미만; LLS＞0.285 ㎛, 웨이퍼당 20 미만, 일반적으로는 웨이퍼당 5 미만. 헤이즈 성능은 일반적으로 50 ppm 미만, 보다 일반적으로 20 ppm 미만, 가장 일반적으로는 15 ppm 미만이다. 이것은 2층 LTO 배면 실을 구비한 웨이퍼에 대한 매우 양호한 헤이즈 성능 및 LLS 성능을 나타내는 것이다. 2층 LTO 배면 실은 또한 습식 벤치 세정에서 100 nm 미만의 일반적 식각률을 가진다.
실리콘 에피택셜 웨이퍼는 p형 에피택시층 및 p+ 기판을 가진 pp+ 웨이퍼일 수 있다. 이와는 달리 실리콘 에피택셜 웨이퍼는 n형 에피택시층 및 n+ 기판을 가진 nn+ 웨이퍼일 수 있다.
본 발명에 따른 저응력 LTO층은 고주파 RF 파워를 이용하여 형성되는 것이 바람직하다. 고주파 RF의 파워는 200∼1600 watt 범위가 바람직하고, 가장 바람직하게는 300∼1200 watt 범위이다. 저응력 LTO층의 형성에 사용되는 고주파는 약 13.56 MHz인 것이 바람직하다.
저응력층은 저압을 이용하여 형성되는 것이 바람직하다. 저응력 LTO층을 형성하는 데 사용되는 압력은 200∼467 Pa가 바람직하다.
저응력 LTO층은 높은 실란 유량을 이용하여 형성되는 것이 바람직하다. 저응력 LTO층을 형성하는 데 사용되는 실란 유량은 50∼1000 sccm이 바람직하다. 저응력 LTO층을 형성하는 데 사용되는 실란 유량으로 가장 바람직한 것은 100∼600 sccm이다.
저응력 LTO층을 형성하는 데 사용되는 온도는 250∼600℃가 바람직하다. 저응력 LTO층을 형성하는 데 사용되는 온도로 가장 바람직한 것은 300∼450℃이다.
저응력 LTO층은 유량이 바람직하게는 800∼7000 sccm인 N2의 존재 하에 형성되는 것이 바람직하다. 저응력 LTO층의 형성에 사용되는 N2 유량으로 가장 바람직한 것은 1000∼4000 sccm이다.
저응력 LTO층은 또한, 유량이 2000∼18000 sccm인 N2O의 존재 하에 형성되는 것이 바람직하다. 저응력 LTO층의 형성에 사용되는 N2O 유량으로 가장 바람직한 것은 3000∼15000 sccm이다.
고응력 LTO층은 고출력의 고주파 RF 파워를 이용하여 형성되는 것이 바람직하다. 상기 고주파 RF의 파워는 200∼1600 watt 범위가 바람직하고, 가장 바람직하게는 300∼1200 watt 범위이다. 고응력 LTO층의 형성에 사용되는 고주파는 약 13.56 MHz인 것이 바람직하다.
고응력 LTO층은 또한, 고출력의 저주파 RF를 이용하여 형성되는 것이 바람직 하다. 고응력 LTO층은 파워가 0∼800 watt인 저주파 RF를 이용하여 형성되는 것이 바람직하다. 고응력 LTO층은 파워가 100∼600 watt인 저주파 RF를 이용하여 형성되는 것이 가장 바람직하다. 고응력 LTO층의 형성에 사용되는 저주파는 100∼600 kHz인 것이 바람직하다. 고응력 LTO층의 형성에 사용되는 저주파는 200 kHz인 것이 가장 바람직하다.
고응력 LTO층은 고압을 이용하여 형성되는 것이 바람직하다. 고응력 LTO층은 저응력 LTO층을 형성하는 데 사용되는 압력보다 높은 압력을 이용하여 형성하는 것이 바람직하다. 고응력 LTO층을 형성하는 데 사용되는 압력은 200∼467 Pa가 바람직하다.
고응력 LTO층은 낮은 실란 유량을 이용하여 형성되는 것이 바람직하다. 고응력 LTO층은 50∼1000 sccm 범위의 실란 유량을 이용하여 형성되는 것이 바람직하다. 고응력 LTO층을 형성하는 데 사용되는 실란 유량으로 가장 바람직한 것은 100∼600 sccm이다. 고응력 LTO층은 또한 저응력 LTO층을 형성하는 단계에서 사용된 것보다 느린 유속의 실란 유량을 사용하여 형성되는 것이 바람직하다.
고응력 LTO층을 형성하는 데 사용되는 온도는 250∼600℃가 바람직하다. 고응력 LTO층을 형성하는 데 사용되는 온도로 가장 바람직한 것은 300∼450℃이다.
고응력 LTO층은 유량이 바람직하게는 800∼7000 sccm인 N2의 존재 하에 형성되는 것이 바람직하다. 고응력 LTO층의 형성에 사용되는 N2 유량으로 가장 바람직한 것은 1000∼4000 sccm이다.
고응력 LTO층은 또한, 유량이 2000∼18000 sccm인 N2O의 존재 하에 형성되는 것이 바람직하다. 고응력 LTO층의 형성에 사용되는 N2O 유량으로 가장 바람직한 것은 3000∼15000 sccm이다.
저응력 LTO층 및 고응력 LTO층이 증착됨에 따라 저응력층과 고응력층 사이에 네트워크가 형성되는 것이 바람직하다.
웨이퍼는 p-형 실리콘 웨이퍼인 것이 바람직하다. 또한 웨이퍼는 n형 실리콘 웨이퍼인 것도 바람직하다.
본 발명에 따른 pp+ 실리콘 에피택셜 웨이퍼는 p+ 기판의 제2 주면에 에피택셜층을 포함한다. 상기 에피택셜층의 두께는 1∼50 ㎛인 것이 바람직하다.
저응력 LTO층과 고응력 LTO층의 두께는 1000∼10000 Å인 것이 바람직하다.
pp+ 실리콘 에피택셜 웨이퍼는 기판과 저응력 LTO층 사이에 폴리실리콘층을 추가로 포함하는 것이 바람직하다. 폴리실리콘층의 두께는 0.5∼2 ㎛인 것이 바람직하다.
pp+ 실리콘 에피택셜 웨이퍼는 바람직하게 50 ㎛ 미만의 휨을 갖는다. pp+ 실리콘 에피택셜 웨이퍼는 가장 바람직하게 20 ㎛ 미만의 휨을 갖는다.
pp+ 실리콘 에피택셜 웨이퍼는 바람직하게 30 ㎛ 미만의 구부러짐을 갖는다. pp+ 실리콘 에피택셜 웨이퍼는 가장 바람직하게 15 ㎛ 미만의 휨을 갖는다.
pp+ 실리콘 에피택셜 웨이퍼는 바람직하게 50 ppm 미만의 헤이즈 성능을 갖는다. pp+ 실리콘 에피택셜 웨이퍼는 가장 바람직하게 15 ppm 미만의 헤이즈 성능 을 갖는다.
pp+ 실리콘 에피택셜 웨이퍼가 갖는 0.128 ㎛ 초과 LLS 성능은 바람직하게 웨이퍼당 100 미만이다. pp+ 실리콘 에피택셜 웨이퍼가 갖는 0.128 ㎛ 초과 LLS 성능은 가장 바람직하게 웨이퍼당 30 미만이다.
pp+ 실리콘 에피택셜 웨이퍼가 갖는 0.155 ㎛ 초과 LLS 성능은 바람직하게 웨이퍼당 50 미만이다. pp+ 실리콘 에피택셜 웨이퍼가 갖는 0.155 ㎛ 초과 LLS 성능은 가장 바람직하게 웨이퍼당 10 미만이다.
pp+ 실리콘 에피택셜 웨이퍼가 갖는 0.193 ㎛ 초과 LLS 성능은 바람직하게 웨이퍼당 30 미만이다. pp+ 실리콘 에피택셜 웨이퍼가 갖는 0.193 ㎛ 초과 LLS 성능은 가장 바람직하게 웨이퍼당 10 미만이다.
pp+ 실리콘 에피택셜 웨이퍼가 갖는 0.285 ㎛ 초과 LLS 성능은 바람직하게 웨이퍼당 20 미만이다. pp+ 실리콘 에피택셜 웨이퍼가 갖는 0.285 ㎛ 초과 LLS 성능은 가장 바람직하게 웨이퍼당 5 미만이다.
pp+ 실리콘 에피택셜 웨이퍼는 습식 벤치 세정 처리되는 것이 바람직하며, 습식 벤치 세정에서의 식각률은 100 nm 미만인 것이 바람직하다.
본 발명에 따른 nn+ 실리콘 에피택셜 웨이퍼는 n+ 기판의 제2 주면에 에피택셜층을 추가로 포함한다. nn+ 실리콘 에피택셜 웨이퍼는 두께가 바람직하게 1∼50 ㎛인 에피택셜층을 갖는다.
nn+ 실리콘 에피택셜 웨이퍼의 저응력 LTO층과 고응력 LTO층의 두께는 1000∼10000 Å인 것이 바람직하다.
nn+ 실리콘 에피택셜 웨이퍼는 기판과 저응력 LTO층 사이에 폴리실리콘층을 추가로 포함하는 것이 바람직하다. 폴리실리콘층의 두께는 0.5∼2 ㎛인 것이 바람직하다.
nn+ 실리콘 에피택셜 웨이퍼는 바람직하게 50 ㎛ 미만의 휨을 갖는다. nn+ 실리콘 에피택셜 웨이퍼는 가장 바람직하게 20 ㎛ 미만의 휨을 갖는다.
nn+ 실리콘 에피택셜 웨이퍼는 바람직하게 30 ㎛ 미만의 구부러짐을 갖는다. nn+ 실리콘 에피택셜 웨이퍼는 가장 바람직하게 15 ㎛ 미만의 휨을 갖는다.
nn+ 실리콘 에피택셜 웨이퍼는 바람직하게 50 ppm 미만의 헤이즈 성능을 갖는다. nn+ 실리콘 에피택셜 웨이퍼는 가장 바람직하게 15 ppm 미만의 헤이즈 성능을 갖는다.
nn+ 실리콘 에피택셜 웨이퍼가 갖는 0.128 ㎛ 초과 LLS 성능은 바람직하게 웨이퍼당 100 미만이다. nn+ 실리콘 에피택셜 웨이퍼가 갖는 0.128 ㎛ 초과 LLS 성능은 가장 바람직하게 웨이퍼당 30 미만이다.
nn+ 실리콘 에피택셜 웨이퍼가 갖는 0.155 ㎛ 초과 LLS 성능은 바람직하게 웨이퍼당 50 미만이다. nn+ 실리콘 에피택셜 웨이퍼가 갖는 0.155 ㎛ 초과 LLS 성능은 가장 바람직하게 웨이퍼당 10 미만이다.
nn+ 실리콘 에피택셜 웨이퍼가 갖는 0.193 ㎛ 초과 LLS 성능은 바람직하게 웨이퍼당 30 미만이다. nn+ 실리콘 에피택셜 웨이퍼가 갖는 0.193 ㎛ 초과 LLS 성능은 가장 바람직하게 웨이퍼당 10 미만이다.
nn+ 실리콘 에피택셜 웨이퍼가 갖는 0.285 ㎛ 초과 LLS 성능은 바람직하게 웨이퍼당 20 미만이다. nn+ 실리콘 에피택셜 웨이퍼가 갖는 0.285 ㎛ 초과 LLS 성능은 가장 바람직하게 웨이퍼당 5 미만이다.
nn+ 실리콘 에피택셜 웨이퍼는 습식 벤치 세정 처리되는 것이 바람직하며, 습식 벤치 세정에서의 식각률은 100 nm 미만인 것이 바람직하다.
이상은 바람직한 양태를 포함하여 본 발명을 설명한 것이다. 당업자에게 자명한 바와 같이, 이에 대한 변경 및 변형은 첨부하는 청구의 범위에 정의된 범위에 포함되는 것이다.

Claims (46)

  1. 제1 주면(major side) 및 제2 주면을 가진 웨이퍼 기판(wafer substrate), 및 2층 배면 실(two layer backside seal)을 구비한, 2층 배면 실-포함 웨이퍼(wafer with a two layer backside seal)로서,
    상기 2층 배면 실은,
    상기 웨이퍼 기판의 하나의 주면에 인접하는 제1주면과, 제2주면을 가진 저응력(low stress) LTO층; 및, 상기 저응력 LTO층의 상기 제2 주면에 인접한 제1주면과, 제2주면을 가진 고응력(high stress) LTO층을 포함하고,
    상기 저응력 LTO층의 응력은 100 MPa 미만이고 상기 고응력 LTO층의 응력은 300 MPa 미만이며, 상기 고응력 LTO 층은 상기 저응력 LTO층보다 높은 밀도를 가지는 것을 특징으로 하는, 2층 배면 실-포함 웨이퍼.
  2. 제1항에 있어서,
    상기 웨이퍼 기판과 상기 저응력 LTO 층 사이에 폴리 실리콘 층을 더 포함하는 것을 특징으로 하는, 2층 배면 실-포함 웨이퍼.
  3. 2개의 주면을 가진 웨이퍼 상에 2층 LTO 배면 실을 형성하는 방법으로서,
    상기 웨이퍼의 하나의 주면 상에 존재하는 제1 주면 및, 제2 주면을 가진 저응력 LTO층을 형성하는 단계; 및
    상기 저응력 LTO 층보다 밀도가 높고, 제1 주면 및 제2 주면을 가진 고응력 LTO층을, 상기 고응력 LTO 층의 하나의 주면이 상기 저응력 LTO층의 제2 주면에 인접하도록 형성하는 단계를 포함하고,
    상기 저응력 LTO 층의 응력은 100 Mpa 미만이며 상기 고응력 LTO 층의 응력은 300 MPa 미만인 것을 특징으로 하는 방법.
  4. 제3항에 있어서,
    고주파 RF 파워를 이용하여 상기 저응력 LTO층을 형성하는 단계를 더 포함하고, 상기 저응력 LTO층의 형성에 사용되는 상기 고주파는 13.56 MHz인 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  5. 제4항에 있어서,
    상기 고주파 RF의 파워가 200∼1600 watt인 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 고주파 RF의 파워가 300∼1200 watt인 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  7. 삭제
  8. 제3항에 있어서,
    200 내지 467 Pa의 저압을 이용하여 상기 저응력 LTO층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  9. 삭제
  10. 제3항에 있어서,
    50∼1000 sccm의 높은 실란 유량(silane flow rate)을 이용하여 상기 저응력 LTO층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  11. 삭제
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 저응력 LTO층을 형성하는 데 사용되는 상기 실란 유량이 100∼600 sccm인 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  13. 제3항에 있어서,
    250∼600℃의 온도를 이용하여 상기 저응력 LTO층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서,
    상기 저응력 LTO층을 형성하는 데 사용되는 온도가 300∼450℃인 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  15. 제3항에 있어서,
    유량이 800∼7000 sccm인 N2의 존재 하에 상기 저응력 LTO층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 저응력 LTO층의 형성에 사용되는 N2의 유량이 1000∼4000 sccm인 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  17. 제3항에 있어서,
    유량이 2000∼18000 sccm인 N2O의 존재 하에 상기 저응력 LTO층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서,
    상기 저응력 LTO층의 형성에 사용되는 N2O의 유량이 3000∼15000 sccm인 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  19. 제3항에 있어서,
    200∼1600 watt의 고출력에서 고주파 RF 파워를 사용하여 상기 고응력 LTO층을 형성하는 단계를 더 포함하고,
    상기 고응력 LTO층의 형성에 사용되는 상기 고주파는 13.56 MHz인 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  20. 삭제
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 고주파 RF의 출력(power)은 300∼1200 watt인 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  22. 삭제
  23. 제3항에 있어서,
    0 watt 초과 및 800watt 이하의 범위인 고출력에서 저주파 RF를 사용하여 상기 고응력 LTO층을 형성하는 단계를 더 포함하고,
    상기 고응력 LTO층의 형성에 사용되는 상기 저주파는 100∼600 kHz인 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  24. 삭제
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제23항에 있어서,
    100∼600 watt의 출력으로 저주파 RF를 사용하여 상기 고응력 LTO층을 형성하는 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  26. 삭제
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제23항에 있어서,
    상기 고응력 LTO층의 형성에 사용되는 상기 저주파가 200 kHz인 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  28. 제3항에 있어서,
    200∼467 Pa의 고압을 사용하여 상기 고응력 LTO층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  29. 제28항에 있어서,
    상기 저응력 LTO층을 형성하는 데 사용되는 압력보다 높은 압력을 사용하여 상기 고응력 LTO층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  30. 삭제
  31. 제3항에 있어서,
    50∼1000 sccm의 낮은 실란 유량을 사용하여 고응력 LTO층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  32. 삭제
  33. 청구항 33은(는) 설정등록료 납부시 포기되었습니다.
    제31항에 있어서,
    100∼600 sccm의 실란 유량을 사용하여 상기 고응력 LTO층을 형성하는 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  34. 제31항 및 제33항 중 어느 한 항에 있어서,
    상기 저응력 LTO층을 형성하는 단계에서 사용되는 실란 유량보다 낮은 유량을 사용하여 상기 고응력 LTO층을 형성하는 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  35. 제3항에 있어서,
    250∼600℃ 범위의 온도를 이용하여 상기 고응력 LTO층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  36. 청구항 36은(는) 설정등록료 납부시 포기되었습니다.
    제35항에 있어서,
    상기 고응력 LTO층을 형성하는 데 사용되는 온도가 300∼450℃인 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  37. 제3항에 있어서,
    유량이 800∼7000 sccm인 N2의 존재 하에 상기 고응력 LTO층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  38. 청구항 38은(는) 설정등록료 납부시 포기되었습니다.
    제37항에 있어서,
    상기 고응력 LTO층의 형성에 사용되는 N2의 유량이 1000∼4000 sccm인 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  39. 제3항에 있어서,
    유량이 2000∼18000 sccm인 N2O의 존재 하에 상기 고응력 LTO층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  40. 청구항 40은(는) 설정등록료 납부시 포기되었습니다.
    제39항에 있어서,
    상기 고응력 LTO층의 형성에 사용되는 N2O의 유량이 3000∼15000 sccm인 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  41. 제3항에 있어서,
    연속 플라즈마 공정으로 상기 저응력 및 고응력 LTO 층들을 증착하여 상기 저응력 LTO 층과 상기 고응력 LTO 층 사이에 네트워크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  42. 청구항 42은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 웨이퍼가 p형 실리콘 웨이퍼인 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  43. 청구항 43은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 웨이퍼가 n형 실리콘 웨이퍼인 것을 특징으로 하는 웨이퍼 상의 2층 LTO 배면 실 형성 방법.
  44. 제1항 또는 제2항에 있어서,
    상기 웨이퍼 기판의 하나의 주면에 인접한 에피텍셜층을 포함하는 것을 특징으로 하는, 2층 배면 실-포함 웨이퍼.
  45. 제44항에 있어서,
    상기 에피텍셜층은, p형이고, 상기 웨이퍼 기판은 p+ 기판이고,
    상기 저응력 LTO 층의 상기 제1 주면은, 상기 p+ 기판에 인접하며,
    상기 고응력 LTO 층의 상기 제1 주면은, 상기 저응력 LTO 층의 제2 주면에 인접하는 것을 특징으로 하는, 2층 배면 실-포함 웨이퍼.
  46. 제44항에 있어서,
    상기 에피텍셜층은, n형이고, 상기 웨이퍼 기판은 n+ 기판이고,
    상기 저응력 LTO 층의 상기 제1 주면은, 상기 n+ 기판에 인접하고,
    상기 고응력 LTO 층의 상기 제1 주면은, 상기 저응력 LTO 층의 제2 주면에 인접하는 것을 특징으로 하는, 2층 배면 실-포함 웨이퍼.
KR1020047019006A 2002-09-25 2003-09-18 2층 배면 실-포함 웨이퍼 및, 웨이퍼 상의 2층 lto 배면 실 형성 방법 Expired - Lifetime KR100713112B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
SG200205833A SG114574A1 (en) 2002-09-25 2002-09-25 Two layer lto backside seal for a wafer
SG200205833-7 2002-09-25
PCT/EP2003/010410 WO2004030060A1 (en) 2002-09-25 2003-09-18 Two layer lto temperature oxide backside seal for a wafer

Publications (2)

Publication Number Publication Date
KR20050004865A KR20050004865A (ko) 2005-01-12
KR100713112B1 true KR100713112B1 (ko) 2007-05-02

Family

ID=32041147

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047019006A Expired - Lifetime KR100713112B1 (ko) 2002-09-25 2003-09-18 2층 배면 실-포함 웨이퍼 및, 웨이퍼 상의 2층 lto 배면 실 형성 방법

Country Status (9)

Country Link
US (1) US8007914B2 (ko)
EP (1) EP1543545B1 (ko)
JP (1) JP4755421B2 (ko)
KR (1) KR100713112B1 (ko)
CN (1) CN100409407C (ko)
DE (1) DE60310100T2 (ko)
SG (1) SG114574A1 (ko)
TW (1) TWI228783B (ko)
WO (1) WO2004030060A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2251897B1 (en) * 2009-05-13 2016-01-06 Siltronic AG A method for producing a wafer comprising a silicon single crystal substrate having a front and a back side and a layer of SiGe deposited on the front side
DE102010006725B4 (de) * 2010-02-03 2016-03-03 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe aus Silizium mit einer epitaktisch abgeschiedenen Schicht
US8846500B2 (en) * 2010-12-13 2014-09-30 Semiconductor Components Industries, Llc Method of forming a gettering structure having reduced warpage and gettering a semiconductor wafer therewith
CN106611787A (zh) * 2015-10-26 2017-05-03 联华电子股份有限公司 半导体结构及其制作方法
CN109216157A (zh) * 2017-07-04 2019-01-15 上海新昇半导体科技有限公司 晶片背面密封的方法
CN109216156B (zh) * 2017-07-04 2020-12-15 上海新昇半导体科技有限公司 一种背面密封晶片的方法
CN109216155A (zh) * 2017-07-04 2019-01-15 上海新昇半导体科技有限公司 一种晶片背面密封的方法
CN109216212A (zh) * 2017-07-04 2019-01-15 上海新昇半导体科技有限公司 背面密封晶片的方法
CN111681945A (zh) * 2020-05-11 2020-09-18 中环领先半导体材料有限公司 一种多晶背封改善大直径半导体硅片几何参数的工艺
CN114380326B (zh) * 2022-01-11 2023-05-09 辽宁石油化工大学 一种含氧缺陷钛酸锂锌负极材料及其制备方法
CN120656944A (zh) * 2024-03-13 2025-09-16 朗姆研究公司 半导体衬底的背面密封

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3769104A (en) 1970-03-27 1973-10-30 Hitachi Ltd Method of preventing autodoping during the epitaxial growth of compound semiconductors from the vapor phase
EP0798765A2 (en) * 1996-03-28 1997-10-01 Shin-Etsu Handotai Company Limited Method of manufacturing a semiconductor wafer comprising a dopant evaporation preventive film on one main surface and an epitaxial layer on the other main surface
EP0825639A2 (en) * 1996-08-19 1998-02-25 Shin-Etsu Handotai Company Limited Silicon wafer and method of manufacturing the same
US6149987A (en) 1998-04-07 2000-11-21 Applied Materials, Inc. Method for depositing low dielectric constant oxide films

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4446194A (en) * 1982-06-21 1984-05-01 Motorola, Inc. Dual layer passivation
JPH02246117A (ja) * 1989-03-17 1990-10-01 Mitsubishi Electric Corp 薄膜形成方法
US5234851A (en) * 1989-09-05 1993-08-10 General Electric Company Small cell, low contact assistance rugged power field effect devices and method of fabrication
JPH03284848A (ja) * 1990-03-30 1991-12-16 Kyushu Electron Metal Co Ltd シリコンウェーハ
US5296385A (en) * 1991-12-31 1994-03-22 Texas Instruments Incorporated Conditioning of semiconductor wafers for uniform and repeatable rapid thermal processing
US5562770A (en) * 1994-11-22 1996-10-08 International Business Machines Corporation Semiconductor manufacturing process for low dislocation defects
JPH1074770A (ja) * 1996-08-01 1998-03-17 Siemens Ag ドープされたシリコン基板
JPH10223640A (ja) * 1997-02-12 1998-08-21 Nec Corp 半導体基板およびその製造方法
US20020076917A1 (en) * 1999-12-20 2002-06-20 Edward P Barth Dual damascene interconnect structure using low stress flourosilicate insulator with copper conductors
US6440840B1 (en) * 2002-01-25 2002-08-27 Taiwan Semiconductor Manufactoring Company Damascene process to eliminate copper defects during chemical-mechanical polishing (CMP) for making electrical interconnections on integrated circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3769104A (en) 1970-03-27 1973-10-30 Hitachi Ltd Method of preventing autodoping during the epitaxial growth of compound semiconductors from the vapor phase
EP0798765A2 (en) * 1996-03-28 1997-10-01 Shin-Etsu Handotai Company Limited Method of manufacturing a semiconductor wafer comprising a dopant evaporation preventive film on one main surface and an epitaxial layer on the other main surface
EP0825639A2 (en) * 1996-08-19 1998-02-25 Shin-Etsu Handotai Company Limited Silicon wafer and method of manufacturing the same
US6149987A (en) 1998-04-07 2000-11-21 Applied Materials, Inc. Method for depositing low dielectric constant oxide films

Also Published As

Publication number Publication date
US8007914B2 (en) 2011-08-30
SG114574A1 (en) 2005-09-28
TW200408017A (en) 2004-05-16
TWI228783B (en) 2005-03-01
WO2004030060A1 (en) 2004-04-08
US20070065671A1 (en) 2007-03-22
CN1685478A (zh) 2005-10-19
JP4755421B2 (ja) 2011-08-24
EP1543545B1 (en) 2006-11-29
EP1543545A1 (en) 2005-06-22
CN100409407C (zh) 2008-08-06
JP2006500778A (ja) 2006-01-05
DE60310100D1 (de) 2007-01-11
KR20050004865A (ko) 2005-01-12
DE60310100T2 (de) 2007-05-16

Similar Documents

Publication Publication Date Title
TWI396253B (zh) 以低蝕刻速率介電質襯裡改善間隙填充之方法
KR100348682B1 (ko) 반도체기재의 제조방법
EP0984483B1 (en) Semiconductor substrate and method for producing the same
US6905939B2 (en) Process for forming silicon oxide material
KR20140070630A (ko) 반도체 집적을 위한 둔감성 건조 제거 프로세스
KR100713112B1 (ko) 2층 배면 실-포함 웨이퍼 및, 웨이퍼 상의 2층 lto 배면 실 형성 방법
JPH10335322A (ja) 絶縁膜の形成方法
TW201025447A (en) Manufacturing method of semiconductor device
KR100365890B1 (ko) 샐로우트렌치분리구조를 형성하는 방법
US7795151B2 (en) Methods of forming a trench having side surfaces including a uniform slope
US6548426B1 (en) Method for improving a quality of dielectric layer and semiconductor device
US20080160721A1 (en) Method For Fabricating Isolation Film In Semiconductor Device
KR102792979B1 (ko) 기판 처리 방법
KR100547243B1 (ko) 반도체 소자의 층간절연막 형성 방법
CN1169207C (zh) 浅凹槽隔离结构的制造方法
KR100739099B1 (ko) 에피택셜 웨이퍼 및 그 제조방법
JP2629579B2 (ja) 半導体装置の製造方法及び製造装置
US20070054045A1 (en) Method for conditioning chemical vapor deposition chamber
KR19980077341A (ko) 반도체소자의 소자분리막 형성방법
KR20020049807A (ko) 반도체 디바이스의 소자 분리 방법
KR100842904B1 (ko) 반도체 소자의 소자분리막 형성방법
JP2025531456A (ja) ケイ素含有材料の直接選択的堆積のための分子層堆積炭素マスク
CN120769545A (zh) 一种半导体工艺方法
KR100955930B1 (ko) 산화막 증착방법
JP3846678B2 (ja) 低滑り度ウェーハの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0105 International application

St.27 status event code: A-0-1-A10-A15-nap-PA0105

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

R15-X000 Change to inventor requested

St.27 status event code: A-3-3-R10-R15-oth-X000

R16-X000 Change to inventor recorded

St.27 status event code: A-3-3-R10-R16-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U12-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

FPAY Annual fee payment

Payment date: 20130411

Year of fee payment: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

FPAY Annual fee payment

Payment date: 20140410

Year of fee payment: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

FPAY Annual fee payment

Payment date: 20150417

Year of fee payment: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

FPAY Annual fee payment

Payment date: 20160414

Year of fee payment: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

FPAY Annual fee payment

Payment date: 20170413

Year of fee payment: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

FPAY Annual fee payment

Payment date: 20190411

Year of fee payment: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 14

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 15

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 16

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 17

PC1801 Expiration of term

St.27 status event code: N-4-6-H10-H14-oth-PC1801

Not in force date: 20230919

Ip right cessation event data comment text: Termination Category : EXPIRATION_OF_DURATION

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000