KR100847112B1

KR100847112B1 - Ｉｇｂｔ용 실리콘 단결정 웨이퍼 및 ｉｇｂｔ용 실리콘단결정 웨이퍼의 제조방법

Info

Publication number: KR100847112B1
Application number: KR1020070004759A
Authority: KR
Inventors: 시게루 우메노
Original assignee: 가부시키가이샤 섬코
Priority date: 2006-01-19
Filing date: 2007-01-16
Publication date: 2008-07-18
Anticipated expiration: 2027-01-16
Also published as: US20070186845A1; KR20070077073A; US7629054B2; JP2007191350A; JP4631717B2; US20090081856A1; US8105436B2; EP1811065B1; DE07000774T1; EP1811065A1

Abstract

(과제) 수율을 높임과 함께, 저항률의 불균일이 작은 웨이퍼의 제조가 가능한 IGBT용 실리콘 단결정 웨이퍼의 제조방법 및 IGBT용 실리콘 단결정 웨이퍼를 제공한다.

(해결수단) 초크랄스키법에 의해 육성된 실리콘 단결정으로 이루어지고, 막두께가 50~150nm의 게이트 산화막을 구비한 IGBT의 제조에 이용되는 실리콘 단결정 웨이퍼로서, 격자간 산소농도가 7.0×10¹⁷atoms/cm³ 이하이며, 웨이퍼 면 내에 있어서의 저항률의 불균일이 5% 이하이며, TZDB의 합격률을 평가할 때의 게이트 산화막의 막두께 및 전극 면적을 각각 t_ox(cm) 및 S(cm²)으로 했을 때, 게이트 산화막의 막두께의 2배 이상의 사이즈를 가진 실리콘 단결정 중의 COP의 밀도d(cm^-3)가 하기 식(1)을 만족시키는 범위인 것을 특징으로 하는 IGBT용 실리콘 단결정 웨이퍼를 채용한다.

d≤-ln(0.9)/(S·t_ox/2)

실리콘 단결정 웨이퍼, IGBT, 게이트 산화막

Description

ＩＧＢＴ용 실리콘 단결정 웨이퍼 및 ＩＧＢＴ용 실리콘 단결정 웨이퍼의 제조방법 {SINGLE CRYSTAL SILICON WAFER FOR INSULATED GATE BIPOLAR TRANSISTORS AND PROCESS FOR PRODUCING THE SAME}

도1 은, COP의 사이즈와 누적결함밀도와의 관계를 나타내는 그래프이다.

도2 는, 격자간 산소 농도와 서멀 도너의 농도와의 관계를 나타내는 그래프이다.

도3 은, 저항률과 허용 도너 농도와의 관계를 나타내는 그래프이다.

도4 는, 저항률과 상한 산소 농도와의 관계를 나타내는 그래프이다.

도5 는, 인 단독 도프 결정과 더블 도프 결정의 저항률의 축방향 변화를 나타내는 그래프이다.

도6 은, 본 발명의 실시형태의 실리콘 단결정 웨이퍼의 제조방법을 실시할 때에 사용되는 CZ로(爐)의 종단면 모식도이다.

도7 은, 본 발명의 실시형태의 실리콘 단결정 웨이퍼의 주연부를 나타내는 단면 모식도이다.

도8 은, 실시예1 및 비교예1 의 COP의 사이즈와 누적결함밀도와의 관계를 나타내는 그래프이다.

*도면의 주요 부분에 대한 부호의 설명*

1 : 도가니 2 : 히터

3 : 실리콘 융액 4 : 인상축

5 : 시드 척 6 : 실리콘 단결정

7 : 열차폐체 9 : 자장공급장치

기술분야

본 발명은, 절연 게이트 바이폴라 트랜지스터(IGBT)의 제조에 이용되는 IGBT용 실리콘 단결정 웨이퍼 및 IGBT용 실리콘 단결정 웨이퍼의 제조방법에 관한 것이다.

배경기술

절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, 이하 IGBT라 한다)는, 대전력을 제어하는 것에 적합한 게이트 전압 구동형 스위칭 소자이며, 전차, 하이브리드차, 공조기기, 냉장고 등의 인버터 등에 이용되고 있다. IGBT에는, 이미터, 컬렉터, 게이트라는 3개의 전극이 구비되어 있고, 절연 산화막을 통하여 소자의 표면측에 형성된 게이트에 인가하는 전압에 의해, 소자 표면측의 이미터와 이면측의 컬렉터 사이의 전류를 제어하는 것이다.

상술한 바와 같이, IGBT는 산화막으로 절연된 게이트에서 전류를 제어하는 소자이기 때문에, 게이트 산화막의 품질(Gate Oxide Integrity, 이하 GOI라 한다) 이 중요하다. 실리콘 단결정 웨이퍼 중에 결함이 포함되어 있으면, 그 결함이 게이트 산화막에 들어붙어, 산화막의 절연 파괴의 원인이 된다.

또한, IGBT는 메모리 등의 LSI와 같이 웨이퍼의 표면 근방만을 횡방향으로 사용하는 소자가 아니라, 웨이퍼를 종방향으로 사용하는 소자이기 때문에, 그 특성은 웨이퍼의 벌크의 품질에 영향을 준다. 특히, 재결합 라이프 타임과 저항률은 중요한 품질이다. 재결합 라이프 타임은, 기판 중의 결정 결함에 의해 저하되기 때문에, 디바이스 프로세스를 거쳐도 결정 결함이 생기지 않도록 제어하는 것이 필요하다. 저항률에 관해서는, 균일성과 안정성이 요구된다. 웨이퍼의 면 내 뿐만 아니라, 웨이퍼 사이, 즉, 실리콘 잉곳의 길이 방향으로도 균일하게, 또한 디바이스 열 프로세스를 거쳐도 변화하지 않는 것이 중요하다.

또한, 전류의 오프(off)시에 공핍층이 컬렉터 측에 접촉하는 소위 펀치스루(Punch Through, 이하 PT라 한다)형 IGBT용의 기판으로서, 에피택셜 웨이퍼(이하, 에피 웨이퍼라 한다)가 사용되고 있다. 그러나, PT형 IGBT는, 에피 웨이퍼를 사용하기 때문에 비용이 비싼 문제가 있다. 또한, 라이프 타임 콘트롤 때문에, 고온에서 스위칭 손실이 증가한다. 이 때문에 고온에서 온(on) 전압이 저하하여 병렬 사용시에 특정 소자에 전류가 집중되어 파손의 원인이 되는 경우도 있다.

PT형 기판의 결점을 극복하기 위해서, 오프시에 공핍층이 컬렉터 측에 접촉하지 않는 논 펀치 스루(Non Punch Through, 이하 NPT라 한다)형의 IGBT가 개발되고 있다. 그리고 최근에는, 트랜치 게이트 구조나 컬렉터 측에 필드스톱(Field Stop, 이하 FS라 한다)층을 형성한, 보다 온 전압이 낮고 스위칭 손실이 적은 FS-IGBT가 제조되도록 되고 있다. NPT형이나 FS형의 IGBT용의 기판으로는, 종래부터 FZ법으로 육성한 실리콘 단결정에서 잘라낸 직경 150mm 이하의 웨이퍼(이하, FZ 웨이퍼라고 한다)가 사용되고 있다.

에피 웨이퍼에 비해 FZ 웨이퍼는 가격이 싸지만, IGBT의 제조 비용을 더욱 내리기 위해서는, 웨이퍼를 대구경화할 필요가 있다. 그러나, FZ법으로 직경 150mm보다 큰 단결정을 육성하는 것은 매우 어렵고, 비록 제조할 수 있다해도, 저가격으로 안정적으로 공급하는 것은 곤란하다.

거기서, 우리는 대구경 결정을 용이하게 육성할 수 있는 초크랄스키법(CZ법)으로 IGBT용 실리콘 단결정 웨이퍼를 제조하는 것을 시도했다.

이하에 설명하는 특허문헌1~3에 기재되어 있는 기술은 모두 웨이퍼 내의 결함의 저감을 목적으로 하는 것으로, 특허문헌1에는, CZ법에 의해 육성되어, 질소가 도프(dope)되어, 전면 N-영역으로 되고, 또한 격자간 산소 농도가 8ppma 이하, 또는 질소가 도프되고, 전면으로부터 적어도 보이드형 결함과 전위 클러스터(cluster)가 배제되어 있고, 또한 격자간 산소 농도가 8ppma 이하인 실리콘 단결정 웨이퍼가 개시되어 있다.

또한 특허문헌2에는, 산소 및 질소로 도핑되는 동안에 초크랄스키법을 사용하여 인상되는 실리콘 단결정의 제조방법으로서, 단결정이 인상되는 동안에 6.5×10¹⁷원자/cm³ 미만의 농도의 산소, 및 5×10¹³원자/cm³ 초과의 농도의 질소로 도핑되는 실리콘 단결정의 제조방법이 개시되어 있다.

또한 특허문헌3에는, 질소를 첨가한 융액으로부터 초크랄스키법에 의해 육성되어, 2×10¹⁴atoms/cm³ 이상 2×10¹⁶atoms/cm³ 이하의 질소 농도, 및 7×10¹⁷atoms/cm³이하의 산소 농도를 함유하고, 각종 표면 결함밀도가 FPD≤0.1개/cm², SEPD≤0.1개/cm², 및 OSF≤0.1개/cm²이며, 내부 결함밀도가 LSTD≤1×10⁵개/cm³ 이며, 또한 산화막 내압특성이 TZDB 고(高)C모드 합격률≥90% 및 TDDB 합격률≥90% 이상인 실리콘 반도체 기판이 개시되어 있다.

[특허문헌1] 일본공개특허공보 2001-146496호

[특허문헌2] 일본공개특허공보 2000-7486호

[특허문헌3] 일본공개특허공보 2002-29891호

그러나, 특허문헌1~3에는, 결정결함이 없는 웨이퍼의 제조방법에 대해 개시되어 있지만, IGBT에 필요한 웨이퍼 특성은 명확하게 되어 있지 않다. 또한, 무결함 CZ실리콘으로 격자간 산소농도가 7×10¹⁷atoms/cm³ 이하이며, 웨이퍼 면 내에서의 저항률의 불균일이 5% 이하인 결정을 육성하려면, 석영 도가니의 회전속도나, 결정의 회전속도를 종래의 조건에서 큰 폭으로 변경할 필요가 있고, 무결함결정을 육성할 수 있는 인상속도 머신이 작아져 버려, 수율이 저하되는 문제가 있었다.

본 발명은, 상기 사정을 감안하여 되어진 것으로, 수율을 높임과 동시에, 저항률의 불균일이 작은 웨이퍼의 제조가 가능한 IGBT용 실리콘 단결정 웨이퍼의 제 조방법 및 IGBT용 실리콘 단결정 웨이퍼를 제공하는 것을 목적으로 한다.

과제를 해결하기 위한 수단

실리콘 단결정 웨이퍼를, 초크랄스키법(이하, CZ법이라고 하는 경우가 있다)에 의해 제조하면, 직경 300mm 정도의 대구경의 웨이퍼가 제조 가능하지만, CZ법으로 제조된 웨이퍼는 다음과 같은 이유로 IGBT용의 웨이퍼에는 적합하지 않았다.

(1) CZ법에서는, 단결정의 육성시에 과잉한 빈 구멍(공공(空孔,vacancy))이 응집하여 0.2~0.3㎛ 정도의 COP(Crystal Originated Particle)가 생긴다. IGBT를 제조할 때에는, 웨이퍼 표면 또는 표면 근방에 게이트 산화막을 형성하지만, COP가 웨이퍼 표면에 노출되어 생긴 핏트(pit), 또는 웨이퍼 표면 근방에 존재하는 COP가 이 게이트 산화막으로 들어붙으면, GOI(Gate Oxide Integrity)를 열화시킨다. 따라서, GOI가 열화되지 않도록, GOI 결함이 되는 COP의 밀도를 제어할 필요가 있다.

(2) CZ법에 의해 제조된 실리콘 단결정 웨이퍼에는, 1×10¹⁸atoms/cm³ 정도의 과잉한 산소가 포함되어 있고, 이러한 웨이퍼에 대해 450℃로 1시간 정도의 열처리(IGBT 제조공정의 소결(sintering) 처리에 상당하는 열처리)를 행하면 산소 도너(서멀(thermal)도너)가 발생하여, 웨이퍼의 저항률이 저하해 버린다. 이 산소 도너의 발생에 의한 저항률의 저하는, 다음의 이유로 2% 이하로 억제해야 된다. IGBT 기판에 허용되는 저항률의 공차는 품종에 따르지만, 좁은 것은 ±7% 정도이다. 가장 균일하게 인(P)을 도프할 수 있는 중성자 조사(照射)의 경우라도, 조사 배 치(batch)간의 불균일, 잉곳 축방향의 불균일, 웨이퍼 면 내의 불균일을 고려하면, 전체의 불균일은 ±5% 정도가 된다. 따라서, 인 농도의 불균일성 이외의 저항률 불균일 인자, 즉, 산소 도너에 의한 저항률 저하의 허용범위는 2% 정도라고 생각된다.

(3) CZ법에 의해 제조된 실리콘 단결정 웨이퍼의 저항률은, 실리콘 융액에 첨가하는 인(도펀트)의 양에 의해 제어될 수 있지만, 인은 편석계수가 작기 때문에 실리콘 단결정의 길이방향에 걸쳐 농도가 크게 변화한다. 그 때문에, 하나의 실리콘 단결정 중에서, 설계 사양에 합치하는 저항률을 가진 웨이퍼를 얻을 수 있는 범위가 좁다.

(4) CZ법에 의해 제조된 실리콘 단결정 웨이퍼에는, 1×10¹⁸atoms/cm³ 정도의 과잉한 산소가 포함되어 있고, 이러한 웨이퍼에 대해 디바이스 형성 프로세스를 행하면, 과잉한 산소가 SiO₂ 가 되어 석출되어, 재결합 라이프 타임을 열화시킨다.

상기 (1)~(4)의 문제점을 해결하기 위해, 본 발명자들이 예의 연구를 행한 바, 이하의 구성을 채용함으로써, IGBT에 필요한 웨이퍼 특성을 구비한 웨이퍼를, CZ법에 의해 제조할 수 있음이 판명되었다.

즉, 본 발명의 IGBT용의 실리콘 단결정 웨이퍼는, 초크랄스키법에 의해 육성된 실리콘 단결정으로 이루어지고, 막두께가 50~150nm의 게이트 산화막을 구비한 IGBT의 제조에 이용되는 실리콘 단결정 웨이퍼로서, 격자간 산소농도가 7.0×10¹⁷atoms/cm³이하이며, 웨이퍼 면 내에 있어서의 저항률의 불균일이 5% 이하이며, TZDB의 합격률을 평가할 때의 게이트 산화막의 막두께 및 전극 면적을 각각 t_ox(cm) 및 S(cm²)로 했을 때, 게이트 산화막의 막두께의 2배 이상의 사이즈를 가진 COP의 밀도d(cm^-3)가 하기 식(1)을 만족시키는 범위인 것을 특징으로 한다.

d≤-ln(0.9)/(S·t_ox/2) … (1)

또한, 본 발명의 IGBT용의 실리콘 단결정 웨이퍼에 있어서는, 저항률을 R(Ω·cm)으로 했을 때, 격자간 산소농도[Oi](atoms/cm³)가 하기 식(2)를 만족시키는 범위인 것을 특징으로 한다. 또한, 본 발명에서 규정하는 격자간 산소농도는 모두 ASTM F121-1979에 의한 값이다.

[Oi]≤1.482×10¹⁸×R^-0.2063····(2)

상기 식(2)를 만족시키는 실리콘 단결정 웨이퍼에서는, 450℃로 1시간의 열처리를 행한 경우의 저항률의 저하률이 2% 이하이며, 또한, 격자간 산소농도가 7.0×10¹⁷atoms/cm³이하인 경우에는, 800℃로 4시간과 1000℃로 16시간의 2단계 열처리를 행한 경우에 생기는 BMD의 밀도가 5×10⁷cm^-3이하이며, 상기 2단계 열처리를 행한 경우에 있어서의 재결합 라이프 타임이 100 마이크로 초 이상이 된다.

또한 본 발명의 IGBT용의 실리콘 단결정 웨이퍼에 있어서는, 육성 후의 실리콘 단결정에 중성자 조사가 행해져 인이 도프 되어 있는 것이 바람직하다.

또한 본 발명의 IGBT용의 실리콘 단결정 웨이퍼에 있어서는, 인과 상기 인보 다도 편석계수가 작은 p형 도펀트가 각각, 1×10¹³atoms/cm³ 이상 1×10¹⁵atoms/cm³ 이하의 농도로 포함되어 있는 것이 바람직하다.

또한 본 발명의 IGBT용의 실리콘 단결정 웨이퍼에 있어서는, 상기 실리콘 단결정에 1×10¹³atoms/cm³ 이상 5×10¹⁵atoms/cm³ 이하의 질소가 도프 되어 있는 것이 바람직하다.

또한, 본 발명에 있어서, 저항률의 불균일은, 웨이퍼 중심, 웨이퍼 중심과 외주의 중간 위치, 웨이퍼 외주로부터 5mm의 위치의 합계 3곳에서 저항률을 측정하여, 그 3곳의 저항률 중에서 최대치과 최소치를 선택하여, (최대치-최소치)×100/최소치의 식으로 얻어지는 값으로 한다.

또한, TZDB란, 타임 제로 절연 파괴(Time Zero Dielectric Breakdown)의 약자이며, GOI를 나타내는 지표의 하나이다. 본 발명에 있어서의 TZDB의 합격률은, 웨이퍼 표면상에 게이트 산화막을 형성하고, 게이트 산화막 상에 형성하는 측정 전극의 전극면적을 8mm²로 하고, 판정전류를 1mA로 한 조건에서, 웨이퍼 전체로 229곳 정도의 장소에서 전류-전압 곡선을 측정하여, 정전(靜電)파괴를 일으키지 않았던 확률을 TZDB의 합격률로 하고 있다. 또한, 이 합격률은 C모드 합격률이다.

본 발명의 IGBT용의 실리콘 단결정 웨이퍼에 의하면, 게이트 산화막두께의 2배 이상의 사이즈를 가진 COP의 밀도가 식(1)을 만족시키는 범위로 되어 있기 때문에, IGBT 제조 공정에 있어서의 웨이퍼 표면, 및 표면 근방에서의 게이트 산화막의 형성시에, GOI를 열화시키는 사이즈의 COP가 게이트 산화막에 들어붙는 확률이 낮 아, 거의 GOI를 열화시키는 일이 없어, GOI 수율은 90% 이상이 된다.

이하, 식(1)의 의의에 대해 설명한다.

IGBT의 게이트 산화막은, 메모리 등의 LSI에 있어서의 게이트 산화막과 비교하여 상당히 두꺼워, 50~150nm의 범위이며, 일반적으로는 100nm 정도이다. 거기서, 100nm 전후의 게이트 산화막을 웨이퍼에 형성한 경우의 GOI 수율(TZDB의 합격률)과 COP의 사이즈 및 밀도의 관계를 조사한다.

평가용의 웨이퍼에는, 직경 150mm, n형으로 46~54Ω·cm의 CZ법에 의해 제조된 실리콘 웨이퍼를 이용한다.

COP의 사이즈 분포의 측정은, 액센트 옵티컬 테크놀러지스(ACCENT OPTICAL TECHNOLOGIES)사 제조의 OPP를 이용하여, 일본공개특허공보 평8-261831호에 기재되어 있는 방법으로 측정한다. 사이즈를 매긴 다면체 산소 석출물을 OPP와 TEM으로 관찰함으로써, 신호 강도로부터 실제 결함 사이즈(같은 체적의 구(球)의 직경)로의 환산계수를 구해, 이에 기초하여 COP의 사이즈 분포를 측정한다.

GOI 수율(TZDB의 합격률)의 측정방법은, 평가용 웨이퍼에 71nm, 83nm, 108nm의 게이트 산화막을 각각 형성하고, 전극 면적을 8mm² 의 MOS 캐퍼시터를 229개 제작하여, 판정 전계 강도를 8MV/cm으로 하고, 판정전류를 1mA로 한 조건에서, 각 MOS 캐퍼시터의 전류-전압 곡선을 측정하여, 절연 파괴를 일으키지 않았던 확률을 GOI 수율(TZDB의 합격률)로 하고 있다.

도1 에, 평가용 웨이퍼의 COP의 사이즈 분포를 나타내고, 표1 에 게이트 산 화막의 두께와 GOI 수율과의 관계를 나타낸다.

또한, 표1 에서는, 평가용 웨이퍼의 GOI 결함 밀도를 나타낸다. GOI 결함밀도는, 식(3)에 의해 GOI 수율로부터 구한, 산화막의 절연 파괴의 원인이 된 결함의 밀도이다.

d= -ln(Y/100)/(S·t_ox/2) … (3)

여기서, d는, GOI 결함 밀도(cm^-3), Y는 GOI 수율(%), S는 TZDB의 합격률을 평가할 때의 전극 면적(cm²), t_ox는 TZDB의 합격률을 평가할 때의 게이트 산화막 두께(cm)이다.

게이트 산화막두께(nm)	GOI 수율(%)	GOI 결함 밀도(cm^-3)	GOI 결함의 최소 사이즈(nm)
71	86.0	5.3×10⁵	140nm
83	93.0	2.2×10⁵	165nm
108	99.1	2.1×10⁴	215nm

OPP로 검출된 모든 COP의 밀도(도1 에 있어서의 누적결함밀도)는, 3.8×10⁶(cm^-3)이지만, 표1 에 나타내는 GOI 결함 밀도는 이보다 낮은 것을 알 수 있다. 즉, OPP로 검출된 COP의 일부가 GOI를 열화시키고 있는 것이다. 모든 COP 중, 사이즈가 비교적 큰 COP가 GOI를 열화시키는 것으로 가정하여, 도1 과 표1 로부터 구한 것이 「GOI 결함의 최소 사이즈」이다. 예를 들면, 게이트 산화막두께가 83nm의 경우인 GOI 결함밀도는 2.2×10⁵cm^-3이다. 도1 에 있어서, 누적결함밀도가 이 밀도에 달하는 사이즈를 구하면, 화살표로 나타낸 바와 같이, 약 165nm가 된다. 즉, 게이트 산화막 두께가 83nm의 경우는 약 165nm 이상의 크기의 COP가 게이트 산화막의 절연 파괴의 원인이 되고 있는 것이다. 마찬가지로, 게이트 산화막두께가 71nm의 경우는 약 140nm 이상, 게이트 산화막두께가 108nm의 경우는 약 215nm 이상으로 된다. 여기서, 게이트 산화막두께와 GOI 결함의 최소 사이즈의 관계에 주목하면, 게이트 산화막두께의 약 2배 이상의 COP가 게이트 산화막의 절연 파괴의 원인이 되고 있는 것을 알 수 있다. 따라서, 게이트 산화막두께의 2배 이상의 사이즈를 가진 COP의 밀도를 d(cm^-3)로 하면, GOI 수율을 90% 이상으로 하려면, 상기 식(3)에 있어서 Y=90으로 하면 된다는 것을 알 수 있다. 이와 같이 하여 상기 식(1)이 유도된다.

일 예로서, 게이트 산화막의 두께가 IGBT로 일반적인 100nm이며, TZDB 측정시의 전극 면적이 8mm²인 경우에는, 200nm 이상의 결함 밀도를 2.6×10⁵cm^- ³이하로 하면 GOI 수율이 90% 이상이 된다.

COP의 사이즈를 제어하는 방법으로는, 결정 성장 속도와 결정의 축방향의 온도 구배를 제어하여 빈 구멍의 들어붙는 양을 억제하는 방법, COP가 성장하는 온도 범위에 결정이 체재하는 시간을 단축시키는 방법, 질소를 도프하는 방법 등이 있고, 특히, 질소를 도프하는 방법은 가장 용이하고 또한 효과가 크다.

또한, GOI 결함밀도를 구하는 식(3)은, 문헌(C. M. Osburn and D. W. Ormond: J.Electrochem. Soc. 119(1972)591)에 있어서의 식7로부터 도출된다. 이하에, 당해 문헌의 식7을 식(4)로서 나타낸다.

단, 적분 범위는

이다.

식(4)에 있어서의 P’(E)는, MOS 캐퍼시터가 전계강도(E)보다도 큰 전계에서 브레이크 다운 될 확률, 즉, 전계강도(E)까지의 양품률이며, F는 전극면적(=게이트 전극면적)이며, ρ는 면적결함밀도(cm^-2)이다. 상기 식(4)의 우변은 MOS 캐퍼시터의 산화막 중의 결함수에 상당한다.

실리콘 단결정 웨이퍼를 열산화하면, 산화막 두께의 약 절반의 실리콘이 산화막 형성에 소비된다(예를 들면, 표면으로부터 50nm의 깊이까지의 실리콘이 산화되면, 100nm의 산화막이 형성된다). 따라서 MOS 캐퍼시터의 산화막에 들어붙는 결함수는, (캐퍼시터 전극면적)×(산화막 두께/2)×(체적결함밀도)가 된다. MOS 캐퍼시터 전극면적(게이트 전극면적)을 S(cm²), 게이트 산화막두께를 t_ox(cm), 체적결함밀도를 d(cm^-3), 소정의 전계강도까지의 양품률을 Y(%)로 하면, 식(4)는 다음과 같이 나타낼 수 있다.

-ln(Y/100)=S·(t_ox/2)·d … (5)

이 식(5)의 양변을 S·(t_ox/2)로 나누면, 식(3)이 된다.

이상과 같이, GOI 수율(TZDB의 합격률)을 90% 이상으로 확보하기 위해서는, 게이트 산화막두께의 2배 이상의 사이즈를 가진 COP의 밀도와 게이트 전극면적 및 게이트 산화막 두께와의 관계가 식(1)을 만족시킬 필요가 있는 것이 명확하다.

다음으로, 상기 식(2)의 근거에 대해 서술한다.

산소에 기인한 도너(서멀도너, TD라고 약칭한다)가 가장 발생하기 쉬운 온도는 450℃이다. 디바이스 프로세스에 있어서 A1 배선의 소결 처리는 이 온도 전후로 1시간 정도 행해진다. 저항률이 높고, 또한 저항률의 허용 범위가 좁은 IGBT에서는 TD의 발생을 억제하는 것이 중요하다. 거기서, 450℃로 1시간의 열처리를 행한 경우에 발생하는 TD의 농도의 격자간 산소 농도 의존성을 조사했다. 그 결과를 도2 에 나타낸다.

저항률이 기대치에서 2% 까지 내려가는 것을 허용하는 경우에 허용되는 도너 증가량의 저항률 의존성을 도3 에 나타낸다.

도2 와 도3 으로부터, 450℃로 1시간의 열처리에 의해 저항률이 2% 내려가는 것을 허용하는 경우의 상한의 격자간 산소 농도를 나타낸 것이 도4 이다.

따라서, 저항률과 격자간 산소 농도의 관계가 식(2)를 만족시키면, 450℃로 1시간의 열처리에 의한 저항률의 저하를 2% 이하로 억제할 수 있다. 또한, 격자간 산소 농도가 7.0×10¹⁷atoms/cm³ 이하의 경우에는, 800℃로 4시간과 1000℃로 16시간의 2단계 열처리를 행한 경우에 생기는 BMD의 밀도가 5×10⁷cm^-3이하이며, 상기 2단계 열처리를 행한 경우에 있어서의 재결합 라이프 타임이 100 마이크로 초 이상이 된다. 식(2)를 만족시키고, 또한 격자간 산소 농도가 7.0×10¹⁷atoms/cm³ 이하이면, CZ 결정의 문제점이었던 열처리에 의한 저항률과 라이프 타임의 저하를 막는 것이 가능하다.

또한, 통상의 CZ법으로는, 격자간 산소 농도를 7.0×10¹⁷atoms/cm³ 이하로 하는 것은 곤란하지만, 자장(磁場)을 인가하여 단결정을 육성하는 MCZ법에 의해, 격자간 산소 농도를 7.0×10¹⁷atoms/cm³ 이하로 하는 것이 가능하다. 또한, 석영 도가니의 회전속도를 저속으로 함으로써도 격자간 산소농도의 저감을 도모할 수 있다.

또한, 본 발명의 실리콘 단결정 웨이퍼에 의하면, 웨이퍼 면 내에 있어서의 저항률의 불균일이 5% 이하이기 때문에, IGBT의 품질을 안정하게 할 수 있다.

그런데, CZ법에 의해 제조된 실리콘 단결정 웨이퍼의 저항률은, 실리콘 단결정에 포함되는 도펀트량에 의해 제어할 수 있지만, IGBT 기판의 도펀트로서 사용되는 인은, 편석계수가 작기 때문에 실리콘 단결정의 길이방향에 걸쳐 그 농도가 크게 변화한다. 그 때문에, 하나의 단결정 중에서 설계 사양에 맞는 저항률을 가진 웨이퍼를 얻을 수 있는 범위가 좁다. 이 때문에 본 발명에서는, 상술한 바와 같이, 중성자 조사, 인과 인보다도 편석계수가 작은 p형 도펀트를 소정량 첨가, 그 외 여러가지 수단을 채용한다. 어떤 경우도, 불순물 농도가 낮은 실리콘 다결정을 원료로 하고, 불순물의 용출이 적은 합성 석영 도가니를 이용하여 단결정을 육성하는 것이 중요하다. 이들 수단을 이용함으로써, 실리콘 단결정의 수율을 개선할 수 있다.

중성자 조사에 대해서는, 실리콘 융액에 저항률을 조정하기 위한 도펀트를 첨가하지 않고 실리콘 단결정을 육성하여, 이 논(non) 도프의 실리콘 단결정에 중성자를 조사함으로써, 결정 중의 ³⁰Si가 ³¹P 로 변환되는 현상을 이용하여 인을 도프할 수 있다. ³⁰Si는 단결정 중에 약 3%의 농도로 균일하게 포함되어 있기 때문에, 이 중성자 조사는, 결정의 반경방향으로도 축방향으로도 가장 균일하게 인을 도프할 수 있는 방법이다.

또한, 인과, 인보다도 편석계수가 작은 p형 도펀트를 소정량 첨가함으로써도, 실리콘 단결정의 길이방향의 저항률 변화를 억제할 수 있다. 이것은 소위 더블 도프법이라고 불리고, 예를 들면 일본공개특허공보 2002-128591호에 개시되어 있고, 인과 같은 편석계수가 작은 도펀트를 도프한 결정의 축방향의 저항률 변화를 억제하는 방법이다. 인에 대해, 인보다도 편석계수가 작은 p형 도펀트(예를 들면, Al, Ga, In)를 카운터 도펀트로서 도프함으로써 인의 농도 변화를 보상한다. 인만을 도프한 경우와 인과 알루미늄을 동시에 도프한 경우의 결정 축방향의 저항률 변화를 도5 에 나타낸다. 웨이퍼의 저항률의 사양이 50±5Ω·cm의 경우, 인과 알루미늄을 동시에 도프함으로써, 수율이 약 3배로 향상된다.

단결정의 상단(上端)에 있어서의 인에 대한 알루미늄의 농도비를 55% 정도로 하면 수율이 가장 높아진다. 본 발명에서는, 인과, 인보다도 편석계수가 작은 p형 도펀트가 각각, 1×10¹³atoms/cm³이상 1×10¹⁵atoms/cm³이하의 농도로 함유됨으로써, 실리콘 단결정의 길이방향의 저항률 변화를 억제할 수 있다.

또한, 본 발명에 있어서는, 소위 CCZ법으로 불리는 방법도 적용 가능하다. 이 방법은, 예를 들면 일본공개특허공보 소61-36197호에 개시되어 있고, 단결정 육성 중에, n형 도펀트로서 인을 포함한 실리콘 융액에 다결정 실리콘 및 인을 첨가함으로써, 단결정 중에 취입되는 도펀트 농도를 거의 일정하게 유지하는 방법이다. 게다가 또한, 본 발명에 있어서는, 소위 DLCZ법(Double Layered Czochralski; 이층식 인상법)을 적용하는 것도 가능하다. DLCZ법이란, 인과 같은 편석계수가 작은 도펀트의 결정 축방향의 농도 변화를 억제하는 방법이다. 이 방법은 예를 들면 일본공개특허공보 평5-43384호에 개시되어 있고, CZ방법에 있어서, 석영 도가니 중에서 다결정 실리콘을 일단 전부 녹여 실리콘 융액으로 하고 나서 인을 첨가하고, 석영 도가니의 바닥부의 온도를 내려 실리콘 융액을 바닥에서 상방을 향해 응고시켜 실리콘 응고층을 형성하고, 이 실리콘 응고층을 상방에서 바닥을 향해 서서히 녹이면서 결정을 육성함으로써, 단결정 중에 취입되는 도펀트 농도를 거의 일정하게 유지하는 방법이다.

그리고 또한, DLCZ법이나 CCZ법과 같이 실리콘 융액에 도펀트를 첨가하는 단결정 육성의 경우에는, 웨이퍼 면 내의 저항률 불균일을 억제하기 위해, 결정 육성 중의 결정 회전 속도를 빨리 회전시키는 것이 바람직하여, 직경 200mm 이하의 단결정 육성에서는 결정 회전 속도를 15~30rpm, 직경 300mm 이상에서는 8~15rpm의 범위로 회전시키는 것이 바람직하다.

다음으로, 실리콘 단결정에, 1×10¹³atoms/cm³ 이상 5×10¹⁵atoms/cm³ 이하의 질소가 도프됨으로써, COP 사이즈를 축소하는 것이 용이하게 된다. 질소의 도프량이 상기의 하한치 미만에서는 COP사이즈를 축소하는 것이 곤란해지며, 또한 질소의 도프량이 상기의 상한치를 초과하면, 질화물이 생성하여 실리콘 단결정을 육성할 수 없게 된다.

또한, 본 발명의 실리콘 단결정 웨이퍼에 의하면, 450℃로 1시간의 열처리를 행한 경우의 저항률의 저하가 2% 이하이며, 800℃로 4시간과 1000℃로 16시간의 2단계 열처리를 행한 경우에 생기는 BMD의 밀도가 5×10⁷cm^- ³이하이며, 2단계 열처리를 행한 경우에 있어서의 재결합 라이프 타임이 100 마이크로 초 이상이기 때문에, IGBT용의 실리콘 단결정 웨이퍼에 요구되는 특성을 만족시킬 수 있다.

재결합 라이프 타임은, 실리콘 단결정에 포함되는 격자간 산소가 디바이스 형성 프로세스를 거치는 중에 SiO₂로서 석출함으로써 열화된다. 본 발명의 웨이퍼에 의하면, 상술한 바와 같이 격자간 산소 농도가 7.0×10¹⁷atoms/cm³ 이하이기 때문에, 재결합 라이프 타임을 100 마이크로 초 이상으로 할 수 있다.

다음으로 본 발명의 IGBT용의 실리콘 단결정 웨이퍼의 제조방법은, 초크랄스키법에 의해 실리콘 단결정을 육성함으로써 얻어지고, 막두께가 50~150nm의 게이트 산화막을 구비한 IGBT의 제조에 이용되는 실리콘 단결정 웨이퍼의 제조방법으로서, 저항률을 조정하기 위한 도펀트가 첨가되어 있지 않은 실리콘 융액에 자장을 인가하여, 게이트 산화막두께의 2배 이상의 사이즈를 가진 COP 밀도d가 하기 식(6)으로 산출되는 밀도 이하, 또는 격자간 산소 농도가 7×10¹⁷atoms/cm³ 이하의 실리콘 단결정을 인상한 후, 인상 후의 실리콘 단결정에 중성자 조사를 행하여 인을 도프하는 것을 특징으로 한다.

d≤-ln(0.9)/(S·t_ox/2) … (6)

단, 식(6)에 있어서, t_ox(cm)는 TZDB의 합격률을 평가할 때의 게이트 산화막의 막두께이며, S(cm²)는 TZDB의 합격률을 평가할 때의 전극 면적이다.

또한, 본 발명의 IGBT용의 실리콘 단결정 웨이퍼의 제조방법은, 초크랄스키법에 의해 실리콘 단결정을 육성함으로써 얻어지고, 막두께가 50~150nm의 게이트 산화막을 구비한 IGBT의 제조에 이용되는 실리콘 단결정 웨이퍼의 제조방법으로서, 인을 2.9×10¹³atoms/cm³ 이상 2.9×10¹⁵atoms/cm³ 이하, 상기 인보다도 편석계수가 작은 p형 도펀트를, 그 편석계수에 따라 결정 중의 농도가 1×10¹³atoms/cm³ 이상 1×10¹⁵atoms/cm³ 이하가 되도록 첨가한 실리콘 융액에 자장을 인가하여, 게이트 산화막두께의 2배 이상의 사이즈를 가진 COP 밀도d가 하기 식(7)으로 산출되는 밀도 이하, 또한, 격자간 산소 농도가 7×10¹⁷atoms/cm³ 이하의 실리콘 단결정을 인상하는 것을 특징으로 한다.

d≤-ln(0.9)/(S·t_ox/2) … (7)

단, 식(7)에 있어서, t_ox(cm)는 TZDB의 합격률을 평가할 때의 게이트 산화막의 막두께이며, S(cm²)는 TZDB의 합격률을 평가할 때의 전극 면적이다.

또한 본 발명의 IGBT용의 실리콘 단결정 웨이퍼의 제조방법은, 초크랄스키법에 의해 실리콘 단결정을 육성함으로써 얻어지고, 막두께가 50~150nm의 게이트 산화막을 구비한 IGBT의 제조에 이용되는 실리콘 단결정 웨이퍼의 제조방법으로서, n형 도펀트가 첨가된 실리콘 융액에 자장을 인가하여, 실리콘 융액 중의 도펀트 농도가 일정하도록 실리콘 융액의 양, 및 도펀트의 양을 조정하면서 실리콘 단결정을 육성하고, 게이트 산화막두께의 2배 이상의 사이즈를 가진 COP 밀도d가 하기 식(8)로 산출되는 밀도 이하, 또는 격자간 산소 농도가 7×10¹⁷atoms/cm³ 이하의 실리콘 단결정을 인상하는 것을 특징으로 한다.

d≤-ln(0.9)/(S·t_ox/2) … (8)

단, 식(8)에 있어서, t_ox(cm)는 TZDB의 합격률을 평가할 때의 게이트 산화막의 막두께이며, S(cm²)는 TZDB의 합격률을 평가할 때의 전극 면적이다.

또한 본 발명의 IGBT용의 실리콘 단결정 웨이퍼의 제조방법에 있어서는, 상기 실리콘 융액에 1.4×10¹⁶atoms/cm³ 이상 7.1×10¹⁸atoms/cm³ 이하의 농도로 질소를 첨가하는 것이 바람직하다.

또한, 본 발명의 제조방법은, 초크랄스키법에 의해 실리콘 단결정을 육성함으로써 얻어지고, 막두께가 50~150nm의 게이트 산화막을 구비한 IGBT의 제조에 이용되는 실리콘 단결정 웨이퍼의 제조방법으로서, 실리콘 융액에 1.4×10¹⁶atoms/cm³ 이상 7.1×10¹⁸atoms/cm³ 이하의 농도로 질소를 첨가하고, 실리콘 융액에 인가하는 자장 강도의 중심 높이를 융액 액면에 대해 -150~+100mm, 보다 바람직하게는 -75~+50mm의 범위내가 되도록 설정하고, 상기 중심 높이에 있어서의 자장 강도를 2000~4000G(0.2T~0.4T), 보다 바람직하게는 2500~3500G(0.25T~0.35T)의 범위로 하여, 실리콘 융액으로부터 실리콘 단결정을 인상하는 것이 바람직하다.

또한 본 발명의 IGBT용 실리콘 단결정 웨이퍼의 제조방법에 있어서는, 인상후의 실리콘 단결정에 중성자 조사를 행하여 인을 도프하는 것이 바람직하다.

또한 본 발명의 IGBT용 실리콘 단결정 웨이퍼의 제조방법에 있어서는, 상기 실리콘 융액에, 인을 2.9×10¹³atoms/cm³ 이상 2.9×10¹⁵atoms/cm³ 이하, 상기 인보다도 편석계수가 작은 p형 도펀트를, 그 편석계수에 따라 결정 중의 농도가 1×10¹³atoms/cm³이상 1×10¹⁵atoms/cm³ 이하가 되도록 첨가하는 것이 바람직하다.

상기의 IGBT용의 실리콘 단결정 웨이퍼의 제조방법에 의하면, 실리콘 용액에 질소를 도입함과 함께 자장을 인가하면서 단결정 실리콘을 인상하기 때문에, 격자간 산소 농도 및 COP 사이즈가 작은 웨이퍼를 용이하게 제조할 수 있다.

특히, 상기의 자장의 강도로 상기의 자장 중심 높이 범위에서 자장을 인가함으로써, 실리콘 융액의 대류를 억제할 수 있고, 이에 따라 격자간 산소 농도를 저감할 수 있다.

또한, 인상 후의 논 도프의 실리콘 단결정에 중성자 조사를 행하여 인을 도프하거나, 또는 실리콘 융액에 인과 인보다도 편석계수가 작은 p형 도펀트를 첨가한 실리콘 융액으로부터 단결정 실리콘을 인상함으로써, 실리콘 단결정의 길이방향의 저항률 변화를 저감할 수 있다.

발명을 실시하기 위한 최량의 형태

이하, 본 발명의 실시형태를 도면을 참조하여 설명한다.

(CZ로(爐)의 구성)

도6 은, 본 발명의 실시형태에 있어서의 IGBT용의 실리콘 단결정 웨이퍼의 제조방법을 실시하는 것에 적합한 CZ로의 종단면도이다.

도6 에 나타내는 CZ로는, 챔버 내의 중심부에 배치된 도가니(1)와, 도가니(1)의 외측에 배치된 히터(2)와, 히터(2)의 외측에 배치된 자장공급장치(9)를 구비하고 있다. 도가니(1)는, 내측에 실리콘 융액(3)을 수용하는 석영 도가니(1a)를 외측의 흑연 도가니(1b)로 지지하는 이중구조이며, 페디스털(pedestal)로 불리는 지지축(1c)에 의해 회전 및 승강 구동된다.

도가니(1)의 상방에는, 원통형상의 열차폐체(7)가 설치되어 있다. 열차폐체(7)는, 흑연으로 외각을 만들고, 내부에 흑연 펠트(felt)를 충전한 구조이다. 열차폐체(7)의 내면은, 상단부로부터 하단부에 걸쳐 내경이 점차 감소하는 테이퍼면으로 되어 있다. 열차폐체(7)의 상부 외면은 내면에 대응하는 테이퍼면이며, 하부 외면은, 열차폐체(7)의 두께를 하방으로 향해 점차 증가시키도록 거의 스트레이트면으로 형성되어 있다.

그리고, 시드 척(seed chuck)(5)에 부착된 종(種)결정(T)을 실리콘 융액(3)에 침지(浸漬)하고, 도가니(1) 및 인상축(4)을 회전시키면서 종결정(T)을 인상함으로써, 실리콘 단결정(6)을 형성할 수 있도록 되어 있다.

열차폐체(7)는, 히터(2) 및 실리콘 융액(3)면으로부터 실리콘 단결정(6)의 측면부로의 복사열을 차단하는 것이며, 육성 중의 실리콘 단결정(6)의 측면을 포위함과 함께, 실리콘 융액(3)면을 포위하는 것이다. 열차폐체(7)의 사양예를 들면 다음과 같다.

반경 방향의 폭(W)은 예를 들면 50mm, 역 원추대면인 내면의 수직방향에 대한 기울기(θ)는 예를 들면 21°, 열차폐체(7)의 하단의 융액면으로부터의 높이(H1)는 예를 들면 60mm로 한다.

또한, 자장공급장치(9)로부터 공급되는 자장의 강도는, 수평자장과 카스프자장 등을 채용할 수 있고, 예를 들면 수평자장(횡자장) 조건으로는, 0.2T~0.4T, 보다 바람직하게는 0.25T~0.35T로 하고, 실리콘 융액에 인가하는 자장강도의 중심 높이를 융액 액면에 대해 -150~+100mm, 보다 바람직하게는 -75~+50mm의 범위내가 되도록 설정한다.

상기의 자장의 강도로 상기의 자장 중심 높이 범위에서 자장공급장치(9)로부터 자장을 공급함으로써, 대류를 억제할 수 있고, 실리콘 단결정의 격자간 산소 농도를 저감시킬 수 있다.

(IGBT용의 실리콘 단결정 웨이퍼의 제조방법)

다음으로, 도6에 나타내는 CZ로를 이용한 IGBT용의 실리콘 단결정 웨이퍼의 제조방법을 설명한다.

먼저, 도가니(1) 내에 고순도 실리콘의 다결정을 예를 들면 37.5kg 충전하고, 질소원으로서 예를 들면, 질소 규소로 이루어진 CVD막을 가진 실리콘 웨이퍼를 투입한다. 질소원의 첨가량은, 실리콘 융액 중에 1.4×10¹⁶atoms/cm³ 이상 7.1×10¹⁸atoms/cm³이하의 질소가 도입되도록 조정하는 것이 바람직하다.

그리고, CZ로 내를 불활성 가스 분위기로 하고, 분위기 압력을 1.3×13.3kPa(10~100torr)가 되도록 조정한다.

이어서, 자장공급장치(9)로부터 예를 들면 0.35T의 수평자장을 자장 중심 높이를 실리콘 단결정과 실리콘 융액과의 고액계면으로부터 실리콘 융액측으로 50mm 떨어진 위치가 되도록 공급함과 함께, 히터(2)에 의해 실리콘의 다결정을 가열하여 실리콘 융액(3)으로 한다.

또한, 이 자장의 인가 조건은 어디까지나 예시이며, 본 발명은 이 실시예에 한정되는 것은 아니다.

다음으로, 시드 척(5)에 부착된 종결정(T)을 실리콘 융액(3)에 침지하고, 도가니(1) 및 인상축(4)를 회전시키면서 결정 인상을 행한다. 이 경우의 인상조건으로는, 단결정의 성장 속도를 V(mm/분)으로 하고, 단결정 성장시의 융점으로부터 1350℃의 온도 구배(G)(℃/mm)으로 했을 때의 비(V/G)를 0.2~0.3 정도로 제어하고, V를 0.8~1.3mm/분으로 제어한다는 조건을 예시할 수 있다. 또한, 다른 조건으로는, 석영 도가니(1a)의 회전수를 0.05~10rpm으로 하고, 단결정의 회전속도를 10~20rpm으로 하고, 아르곤 분위기의 압력을 30Torr로 하고, 또한 자장강도를 0.35T로 한 조건을 예시할 수 있다. 특히, 석영 도가니(1a)의 회전수를 1.5rpm 이하로 함으로써, 석영 도가니(1a)에 포함되는 산소 원자의 실리콘 융액으로의 확산을 방지할 수 있어, 실리콘 단결정 중의 격자간 산소 농도를 저감할 수 있다. 또한, 단결정의 회전속도를 15rpm 이상으로 함으로써, 실리콘 단결정 내부에 있어서의 저항률의 불균일을 저감할 수 있다.

이상의 인상 조건으로 설정함으로써, 실리콘 단결정 중의 격자간 산소 농도를 저감할 수 있고, 이에 따라 IGBT 제조 공정에서의 산소 도너 발생에 의한 저항률의 저하를 억제할 수 있다. 격자간 산소 농도가 7.0×10¹⁷atoms/cm³ 을 초과하면 IGBT 제조 공정에서 산소 석출이 일어나 라이프 타임이 저하되기 때문에 바람직하지 않다.

다음으로, 형성된 저항률을 조정하기 위한 도펀트가 첨가되어 있지 않은 단결정 실리콘에 대해 중성자선을 조사한다. 이 중성자선 조사에 의해, 실리콘 원자의 일부를 인으로 변환시키고, 이에 따라 단결정 실리콘에 인을 균일하게 도프시킬 수 있어, 저항률이 균일한 단결정 실리콘을 얻을 수 있다. 중성자선의 조사조건은 예를 들면, 3.0×10¹²개/cm²/s¹의 중성자선속(中性子線束)인 위치에 있어서, 결정 회전 약 2rpm으로 약 80시간의 조사를 하면 좋다. 이렇게 하여 중성자선이 조사된 실리콘 잉곳은, 저항률이 48Ω·cm~52Ω·cm 정도가 된다.

또한, 중성자선의 조사 대신에, 실리콘 융액에 미리 n형(P, As, Sb 등)의 도펀트를 첨가해 두어도 되지만, 편석계수가 작기 때문에 실리콘 단결정의 길이방향에서 저항률이 크게 변화한다. 이러한 n형 도펀트의 농도의 변화에 따른 저항률의 변화를 저감하기 위해서는, 예를 들면 상술한 DLCZ법, 더블도프법, CCZ법을 채용하면 된다.

다음으로, 단결정 실리콘으로부터 웨이퍼를 잘라내어, 필요에 따라 랩핑(lapping)이나 에칭 등을 행한 후에, 필요에 따라 RTA 열처리를 행해도 된다.

랩핑을 행할 때에는, 웨이퍼의 깨짐을 방지하기 위해, 웨이퍼의 표면의 주연부에 표면측 모따기부를 형성함과 함께, 웨이퍼의 이면(裏面)의 주연부에 이면측 모따기부를 형성하는 것이 바람직하다. 또한, 랩핑 처리 후의 웨이퍼 표면과 이면 주연부의 모따기부에 모따기 가공을 시행하여 소정 형상으로 마무리하는 것이 바람직하다. 도7 에는, 웨이퍼 가공 완료 후의 웨이퍼 주연부의 단면을 나타낸다.

도7 에 나타내는 바와 같이, 웨이퍼의 표면(22)에는, 평탄면인 주면(23)과, 주연부에 형성된 표면측 모따기부(24)가 형성되어 있다. 또한, 이면(26)에는, 평탄면인 주면(27)과, 주연부에 형성된 이면측 모따기부(28)가 형성되어 있다. 표면측 모따기부(24)는, 그의 주연단(29)으로부터 웨이퍼 반경방향 안쪽을 향한 방향의 폭(A1)이, 표면측 모따기부(28)의 주연단(29)으로부터 웨이퍼 반경 방향 안쪽을 향한 방향의 폭(A2)보다도 좁혀지고 있다. 표면측 모따기부(24)의 폭(A1)은 50㎛에서 200㎛의 범위가 바람직하다. 또한, 이면측 모따기부(28)의 폭(A2)는 200㎛에서 300㎛의 범위가 바람직하다.

또한, 표면측 모따기부(24)는, 표면(22)의 주면(23)에 대해 경사하는 제1 경사면(11)을 가지고 있고, 이면측 모따기부(28)는, 이면(26)의 주면(27)에 대해 경사하는 제2 경사면(12)을 가지고 있다. 제1 경사면(11)의 경사각도(θ1)는 10°내지 50°의 범위가 바람직하고, 제2 경사면(12)의 경사각도(θ2)는 10°내지 30°의 범위가 바람직하고, 또한 θ1≤θ2로 되어 있는 것이 바람직하다.

또한, 제1 경사면(11)과 주연단(29)과의 사이에는, 이들을 접속하는 제1 곡면(13)이 설치되어 있다. 또한, 제2 경사면(12)과 주연단(29)과의 사이에는, 이들을 접속하는 제2 곡면(14)이 설치되어 있다. 제1 곡면(13)의 곡률 반경(R1)의 범위는 80㎛에서 250㎛의 범위가 바람직하고, 제2 곡면(14)의 곡률 반경(R2)의 범위는 100㎛에서 300㎛의 범위가 바람직하다.

다음으로, 웨이퍼의 일면측에 폴리 실리콘층을 형성한다. 본 실시형태의 실리콘 단결정 웨이퍼는, 격자간 산소 농도가 매우 낮기 때문에, 산소 석출물에 의한 게터링(gettering) 효과는 기대할 수 없다. 그 때문에, 이면측에 게터링층으로서의 다결정 실리콘층을 형성함으로써, IGBT 제조 공정에 있어서의 중금속 오염을 제거할 수 있다. 또한, 다결정 실리콘층을 이면측에 형성함으로써, 슬립(slip) 등의 발생을 방지하여, 웨이퍼 표면측으로의 슬립의 전반을 미연에 방지할 수도 있다. 폴리 실리콘층의 두께는, 50nm 이상 2000nm 이하의 범위가 바람직하다. 두께가 50nm 이상이면 게터링 효과 및 슬립 발생의 억제 효과를 충분히 발휘시킬 수 있고, 두께가 2000nm 이하이면, 웨이퍼의 휨을 방지할 수 있다.

이와 같이 하여, 본 실시형태의 IGBT용의 실리콘 단결정 웨이퍼를 제조할 수 있다.

(IGBT용의 실리콘 단결정 웨이퍼)

이상과 같이 하여 제조된 실리콘 단결정 웨이퍼는, 막두께가 50~150nm의 게이트 산화막을 구비한 IGBT의 제조에 적합하게 이용되는 것으로서, 격자간 산소 농도가 7.0×10¹⁷atoms/cm³ 이하가 되고, 웨이퍼 면 내에 있어서의 저항률의 불균일이 5% 이하가 되고, 전계강도 8MV/cm에서의 TZDB의 합격률이 90% 이상이 된다.

또한, TZDB의 합격률을 평가할 때의 게이트 산화막의 막두께를 t_ox(cm)으로 하고, TZDB의 합격률을 평가할 때의 전극면적을 S(cm²)으로 했을 때, 게이트 산화막두께의 2배 이상의 사이즈를 가진 COP의 밀도d(cm^-3)가 상기 식(1)을 만족시키는 범위가 된다.

또한, 저항률 자체는 30Ω·cm~250Ω·cm 정도가 된다. 또 실리콘 단결정 웨이퍼에는, 1×10¹³atoms/cm³ 이상 5×10¹⁵atoms/cm³ 이하의 질소가 도프되어 있다.

또한 본 실시형태의 IGBT용 실리콘 단결정 웨이퍼에 있어서는, 저항률과 격자간 산소농도가 상기 식(2)을 만족시키는 범위이기 때문에, IGBT 제조 공정에 있어서 450℃ 전후로 1시간 정도의 소결 열처리를 행한 경우의 저항률의 저하율을 2% 이하로 억제할 수 있다. 또한, 격자간 산소농도를 7.0×10¹⁷atoms/cm³ 이하로 함으로써, 800℃로 4시간과 1000℃로 16시간의 2단계 열처리를 행한 경우에 생기는 BMD의 밀도가 5×10⁷cm^-3이하가 되고, 상기 2단계 열처리를 행한 경우에 있어서의 재결합 라이프 타임이 100 마이크로 초 이상으로 된다.

그리고 또한, 본 실시형태의 실리콘 단결정 웨이퍼에는, 이면측에 50nm 이상 2000nm 이하의 다결정 실리콘층이 형성되어 있고, 웨이퍼의 표면의 주연부에는 표면측 모따기부가 형성되고, 웨이퍼의 이면의 주연부에는 이면측 모따기부가 형성되어 있다.

본 실시형태의 IGBT용의 실리콘 단결정 웨이퍼에 의하면, 게이트 산화막두께의 2배 이상의 사이즈를 가진 COP 밀도가 상기 식(1)을 만족시키는 범위로 되어 있기 때문에, IGBT 제조공정에 있어서의 웨이퍼 표면, 및 표면 근방에서의 게이트 산화막의 형성시에, GOI를 열화시키는 사이즈의 COP가 게이트 산화막으로 취입될 확률이 낮아져, 거의 GOI가 열화되지 않는다.

또한, 이 실리콘 단결정 웨이퍼는, 막두께가 50~150nm라는 비교적 큰 두께의 게이트 산화막을 구비한 IGBT의 제조에 이용되는 것이며, 이러한 용도에 이용되는 웨이퍼의 게이트 산화막두께의 2배 이상의 사이즈를 가진 COP 밀도를 식(1)에 나타내는 바와 같이 규정함으로써, TZDB의 합격률을 항상 90% 이상으로 할 수 있다.

실시예

(실시예1의 실리콘 단결정 웨이퍼1)

CZ법에 의해, 여러가지 격자간 산소 농도를 가진 실리콘 잉곳을 제조했다. 구체적으로는, 다결정 실리콘 37.5kg을 합성 석영 도가니에 투입하고, 또한 실리콘 용액 중의 질소 농도가 2.63×10¹⁷atoms/cm³이 되도록 질화 규소 CVD 막이 부착된 실리콘 웨이퍼를 가해, 아르곤 분위기 중에서 다결정 실리콘을 용융하여 실리콘 융액으로 했다.

다음으로, 수평방향으로 0.35T의 자장을 자장 중심 높이가 융액 액면으로부터 실리콘 융액측으로 50mm 떨어진 위치가 되도록 공급하면서, 실리콘 융액에 종결정을 침지시켜, 다음으로 종결정 및 합성 석영 도가니를 회전시키면서 종결정을 서서히 인상하여 종결정의 아래에 단결정을 성장시켰다. 또한, 도가니 회전속도를 0.05rpm, 결정 회전 속도를 8rpm, 단결정의 성장속도를 V(mm·min^-1), 단결정 성장시의 융점으로부터 1350℃의 온도 구배(G)(K·mm^-1)로 했을 때의 비(V/G)를 0.23(mm²min^-1K^-1)으로 하고, 1200℃~1000℃에 결정이 체재하는 시간이 33분간이 되는 조건으로 육성했다. 육성 후의 실리콘 단결정의 크기는, 직동부의 직경이 약 156mm, 직동부의 길이가 약 670mm이었다.

얻어진 실리콘 단결정에 대해, 어깨부로부터 100mm와 200mm 떨어진 위치에서 잘라 잉곳으로 했다. 이 잉곳의 양단에 있어서의 격자간 산소 농도를 측정한 바, 3.5×10¹⁷atoms/cm³ ~ 3.1×10¹⁷atoms/cm³의 범위였다. 또한, 저항률은 29300 ~ 31500Ω·cm이며, 도전형은 n형이었다.

다음으로, 이 잉곳을 중수로에 도입하고, 중성자선속이 3.0×10¹²개·cm^-2·s^-1이 되는 위치에 있어서, 회전 속도 약 2rpm, 회전시간 약 80시간 조건으로 중성자 조사를 행하였다. 조사 후의 잉곳의 양단으로부터 저항률 측정용의 샘플을 잘라내어, 900℃로 30분간의 조사 손상 회복 어닐을 행한 후, 사탐침법으로 저항률을 측정했다. 그 결과를 표2 에 나타낸다. 면 내 변화에 잉곳 길이방향의 변화를 가해도, 저항률은 3.4%((51.2-49.5)/49.5×100)의 범위에 들어가 있고, 잉곳의 길이방향 및 반경 방향으로 저항률의 균일화를 달성할 수 있었다.

	저항률(Ω·cm)
	중심	중심과 외주의 중간 위치	외주로부터 5mm의 위치	RRG(%)
위측	50.7	50.1	49.5	2.4
끝측	51.2	50.6	50.1	2.2
이 잉곳의 저항 불균일:(51.2-49.5)/49.5×100=3.4%

다음으로, 상기 잉곳으로부터 웨이퍼를 잘라내어, 조사 손상 회복 어닐을 행한 후, 두께 625㎛의 경면 연마(mirror polish) 웨이퍼로 가공하여, 여러가지 품질 평가에 이용했다.

(비교예1 실리콘 단결정 웨이퍼)

다결정 실리콘 37.5kg을 합성 석영 도가니에 투입하고, 실리콘 융액 중의 농도가 2.1×10¹⁴atoms/cm³가 되도록 인을 가해, 아르곤 분위기 중에서 다결정 실리콘을 용융하여 실리콘 융액으로 했다. 다음으로, 실리콘 융액에 종결정을 침지시켜, 다음으로 종결정 및 합성 석영 도가니를 회전시키면서 종결정을 서서히 인상하여 종결정의 아래에 단결정을 성장시켰다. 또한, 도가니 회전 속도를 7rpm, 결정 회전 속도를 15rpm, 단결정의 성장 속도를 V(mm·min^-1), 단결정 성장시의 융점으로부터 1350℃의 온도 구배(G)(K·mm^-1)로 했을 때의 비(V/G)를 0.24(mm²min^-1K^-1)로 하고, 1200℃~1000℃에 결정이 체재하는 시간이 147분간이 되는 조건으로 육성했다. 육성 후의 실리콘 단결정의 크기는, 직동부의 직경이 약 156mm, 직동부의 길이가 약 670mm이었다.

얻어진 실리콘 단결정에 대해, 어깨부로부터 100mm과 200mm 떨어진 위치에서 잘라 잉곳으로 했다. 이 잉곳의 양단으로부터 산소농도와 저항률을 측정하기 위한 샘플을 잘라내어, 900℃로 30분간의 산소 도너 소멸 어닐을 시행했다. FT-IR(푸리어(fourier) 변환 적외 분광 광도법)로 측정한 산소 농도는 12.1×10¹⁷atoms/cm³~13.5×10¹⁷atoms/cm³였다. 다음으로, 사탐침법으로 저항률을 측정했다. 그 결과를 표3 에 나타낸다. 면 내 변화에 잉곳 길이방향의 변화를 가하면, 저항률의 불균일은 18.7%((56.5-47.6)/47.6×100)이었다. 실시예1 에 비해 저항률의 불균일이 큰 것을 알 수 있다.

	중심	중심과 외주의 중간 위치	외주로부터 5mm의 위치	RRG(%)
위측	52.4	53.5	56.5	7.8
끝측	47.6	48.9	51.2	7.6
이 잉곳의 저항 불균일:(56.5-47.6)/47.6×100=18.7%

다음으로 실시예1과 마찬가지로 하여, 상기 잉곳으로부터 웨이퍼를 잘라내어, 산소 도너 소멸 어닐을 시행한 후, 두께 625㎛의 경면 연마 웨이퍼로 가공하여, 여러가지 품질평가에 이용했다.

(각종 특성 평가) 「COP 사이즈」

먼저, 실시예1 및 비교예1 의 웨이퍼에 대해, COP의 사이즈 분포를 평가했다. COP의 사이즈 분포의 측정은, 액센트 옵티컬 테크놀러지스사 제조의 OPP를 이용하여, 일본공개특허공보 평8-261831호에 기재되어 있는 방법으로 측정했다. 사이즈를 매긴 다면체 산소 석출물을 OPP와 TEM(투과형 전자 현미경)으로 관찰함으로써, 신호강도에서 실제 결함사이즈(같은 체적의 구의 직경)로의 환산계수를 구해, 이에 기초하여 COP의 사이즈 분포를 측정했다. 결과를 도8 에 나타낸다.

도8 에 나타내는 바와 같이, 실시예1 에서는 COP의 사이즈가 상당히 작고, 사이즈가 제어되고 있는 것을 확인할 수 있었다. 한편, 비교예1 에 대해서는, 실시예1 에 비해 COP의 사이즈가 커지고 있는 것이 판명됐다.

「GOI 수율(TZDB의 합격률)」

다음으로, GOI 수율(TZDB의 합격률)을 평가했다. 실시예1 및 비교예1 의 웨이퍼에 대해, 산소 분위기 중 1000℃로 160분간의 열산화를 행하여 두께 100nm의 게이트 산화막을 형성하고, GOI 평가용의 MOS 캐퍼시터를 제작했다. 전극면적은 8mm²으로 하고, 판정 전계강도를 8MV/cm으로 하고, 판정전류를 1mA로 한 조건으로 GOI 수율을 평가한 바, 실시예1 에서는 100%이며, 비교예1 에서는 78.6%이였다.

이와 같이, 실시예1 은 비교예1 에 비해, GOI 수율이 높아지고 있는 것이 판명됐다.

「산소 도너」

다음으로, 실시예1 및 비교예1 의 웨이퍼에 대해, 산소 도너의 농도를 측정했다. Al 배선의 소결처리를 상정해서, 450℃로 1시간의 열처리를 행한 전후에서의 저항률의 변화를 사탐침법으로 평가한 바, 실시예1 에서는 열처리전의 저항률이 51.1Ω·cm이며, 열처리후의 저항률이 50.5Ω·cm이었다. 열처리 전후에서 저항률의 변화가 적은 것 때문에, 산소 도너에 유래하는 저항률의 변화가 거의 없는 것을 확인할 수 있었다.

한편, 비교예1 에 대해서는, 열처리 전의 저항률은 48.1Ω·cm이었지만, 열처리 후는 산소 도너의 생성의 영향에 의해 21.2Ω·cm로 저하했다.

「BMD 억제효과 및 재결합 라이프 타임」

다음으로, BMD 억제 효과를 확인하기 위해, 800℃로 4시간과 1000℃로 16시간의 2단계 열처리를 행하는 전후에서, OPP에 의한 결함밀도의 비교를 행하였다. 그 결과, 실시예1 에서는, 열처리 전에서는 3.4×10⁷cm^-3이고, 열처리 후에서는 3.6×10⁷cm^- ³이였다. 이와 같이 실시예1 에서는, 열처리 전을 행하여도 결함은 거의 증가하지 않았다.

즉, 산소 석출물(BMD)의 생성이 억제되어 있는 것을 확인할 수 있었다. 이 결과로부터, 평가 열처리를 행하여도 재결합 라이프 타임의 저하는 일어나지 않는다고 추측되었기 때문에, 재결합 라이프 타임도 평가한 바, 열처리 전이 2150 마이크로 초이며, 열처리 후가 2210 마이크로 초였다.

한편, 비교예1 에 대해 실시예1 과 마찬가지로, OPP에 의한 결함밀도 측정을 한 바, 열처리 전에서는 1.1×10⁶cm^-3이며, 열처리 후에서는 3.6×10⁹cm^- ³이였다. 이 결과는, 비교예1에 대해 열처리를 행함으로써 BMD가 생긴 것을 의미하고 있다. 비교예1 의 재결합 라이프 타임을 평가한 바, 열처리 전이 1950 마이크로 초 였던 바, 열처리 후는 10 마이크로 초로 대폭 저하되었다.

본 발명에 의하면, 수율을 높임과 함께, 저항률의 불균일이 작은 웨이퍼의 제조가 가능한 IGBT용 실리콘 단결정 웨이퍼의 제조방법 및 IGBT용 실리콘 단결정 웨이퍼를 제공할 수 있다.

Claims

초크랄스키법에 의해 육성된 실리콘 단결정으로 이루어지고, 막두께가 50~150nm의 게이트 산화막을 구비한 IGBT의 제조에 이용되는 실리콘 단결정 웨이퍼로서,

격자간 산소농도가 7.0×10¹⁷atoms/cm³이하이며, 웨이퍼 면 내에 있어서의 저항률의 불균일이 5% 이하이며, TZDB의 합격률을 평가할 때의 게이트 산화막의 막두께 및 전극 면적을 각각 t_ox(cm) 및 S(cm²)로 했을 때, 게이트 산화막의 막두께의 2배 이상의 사이즈를 가진 COP의 밀도d(cm^-3)가 하기 식(1)을 만족시키는 범위인 것을 특징으로 하는 IGBT용 실리콘 단결정 웨이퍼.

d≤-ln(0.9)/(S·t_ox/2) … (1)
제1항에 있어서,

저항률을 R(Ω·cm)으로 했을 때, 격자간 산소농도[Oi](atoms/cm³)가 하기 식(2)를 만족시키는 범위인 것을 특징으로 하는 IGBT용 실리콘 단결정 웨이퍼.

[Oi]≤1.482×10¹⁸×R^-0.2063····(2)
제1항 또는 제2항에 있어서,

육성 후의 실리콘 단결정에 중성자 조사가 행해져 인이 도프 되어 있는 것을 특징으로 하는 IGBT용 실리콘 단결정 웨이퍼.
제1항 또는 제2항에 있어서,

인과 상기 인보다도 편석계수가 작은 p형 도펀트가 각각, 1×10¹³atoms/cm³ 이상 1×10¹⁵atoms/cm³ 이하의 농도로 포함되어 있는 것을 특징으로 하는 IGBT용 실리콘 단결정 웨이퍼.
제1항 또는 제2항에 있어서,

상기 실리콘 단결정에 1×10¹³atoms/cm³ 이상 5×10¹⁵atoms/cm³ 이하의 질소가 도프 되어 있는 것을 특징으로 하는 IGBT용 실리콘 단결정 웨이퍼.
초크랄스키법에 의해 실리콘 단결정을 육성함으로써 얻어지고, 막두께가 50~150nm의 게이트 산화막을 구비한 IGBT의 제조에 이용되는 실리콘 단결정 웨이퍼의 제조방법으로서,

저항률을 조정하기 위한 도펀트가 첨가되어 있지 않은 실리콘 융액에 자장을 인가하여, 게이트 산화막두께의 2배 이상의 사이즈를 가진 COP 밀도d가 하기 식(3)으로 산출되는 밀도를 만족시키는 범위, 또한, 격자간 산소 농도가 7.0× 10¹⁷atoms/cm³이하인 실리콘 단결정을 인상한 후, 인상 후의 실리콘 단결정에 중성자 조사를 행하여 인을 도프하는 것을 특징으로 하는 IGBT용 실리콘 단결정 웨이퍼의 제조방법.

d≤-ln(0.9)/(S·t_ox/2) … (3)

단, 식(3)에 있어서, t_ox(cm)는 TZDB의 합격률을 평가할 때의 게이트 산화막의 막두께이며, S(cm²)는 TZDB의 합격률을 평가할 때의 전극 면적이다.
초크랄스키법에 의해 실리콘 단결정을 육성함으로써 얻어지고, 막두께가 50~150nm의 게이트 산화막을 구비한 IGBT의 제조에 이용되는 실리콘 단결정 웨이퍼의 제조방법으로서,

인을 2.9×10¹³atoms/cm³ 이상 2.9×10¹⁵atoms/cm³ 이하, 상기 인보다도 편석계수가 작은 p형 도펀트를, 그 편석계수에 따라 결정 중의 농도가 1×10¹³atoms/cm³ 이상 1×10¹⁵atoms/cm³ 이하가 되도록 첨가한 실리콘 융액에 자장을 인가하여, 게이트 산화막두께의 2배 이상의 사이즈를 가진 COP 밀도d가 하기 식(4)로 산출되는 밀도를 만족시키는 범위, 또한, 격자간 산소 농도가 7×10¹⁷atoms/cm³ 이하인 실리콘 단결정을 인상하는 것을 특징으로 하는 IGBT용 실리콘 단결정 웨이퍼의 제조방법.

d≤-ln(0.9)/(S·t_ox/2) … (4)

단, 식(4)에 있어서, t_ox(cm)는 TZDB의 합격률을 평가할 때의 게이트 산화막의 막두께이며, S(cm²)는 TZDB의 합격률을 평가할 때의 전극 면적이다.
초크랄스키법에 의해 실리콘 단결정을 육성함으로써 얻어지고, 막두께가 50~150nm의 게이트 산화막을 구비한 IGBT의 제조에 이용되는 실리콘 단결정 웨이퍼의 제조방법으로서,

n형 도펀트가 첨가된 실리콘 융액에 자장을 인가하여, 실리콘 융액 중의 도펀트 농도가 일정하도록 실리콘 융액의 양, 및 도펀트의 양을 조정하면서 실리콘 단결정을 육성하고, 게이트 산화막두께의 2배 이상의 사이즈를 가진 COP 밀도d가 하기 식(5)로 산출되는 밀도를 만족시키는 범위, 또한, 격자간 산소 농도가 7×10¹⁷atoms/cm³이하인 실리콘 단결정을 인상하는 것을 특징으로 하는 IGBT용 실리콘 단결정 웨이퍼의 제조방법.

d≤-ln(0.9)/(S·t_ox/2) … (5)

단, 식(5)에 있어서, t_ox(cm)는 TZDB의 합격률을 평가할 때의 게이트 산화막의 막두께이며, S(cm²)는 TZDB의 합격률을 평가할 때의 전극 면적이다.
제6항 내지 제8항의 어느 한 항에 있어서,

상기 실리콘 융액에 1.4×10¹⁶atoms/cm³ 이상 7.1×10¹⁸atoms/cm³ 이하의 농도로 질소를 첨가하는 것을 특징으로 하는 IGBT용 실리콘 단결정 웨이퍼의 제조방법.
제3항에 있어서,

상기 실리콘 단결정에 1×10¹³atoms/cm³ 이상 5×10¹⁵atoms/cm³ 이하의 질소가 도프 되어 있는 것을 특징으로 하는 IGBT용 실리콘 단결정 웨이퍼.
제4항에 있어서,

상기 실리콘 단결정에 1×10¹³atoms/cm³ 이상 5×10¹⁵atoms/cm³ 이하의 질소가 도프 되어 있는 것을 특징으로 하는 IGBT용 실리콘 단결정 웨이퍼.